PCB 기술 - 기가비트 장치 PCB의 신호 무결성 설계

이 글은 주로 기가비트 데이터 전송에서 고려해야 할 신호 무결성 설계 문제를 토론하는 동시에 피상적 효과와 개전 손실, 오버홀 및 커넥터의 영향, 차분 신호와 배선 고려, 전력 분배 및 EMI 제어 등 PCB 설계 도구를 사용하여 이러한 문제를 해결하는 것을 소개했다.

통신 및 컴퓨터 기술의 급속한 발전은 고속 PCB 설계를 기가비트 분야에 진입시켰다.신형 고속 설비의 응용은 후면판과 단판에서 장거리 전송이라는 고속을 가능하게 했다.아울러 PCB 설계의 신호 무결성 문제(SI), 전원 무결성, 전자기 호환성 문제도 두드러졌다.신호 무결성은 신호선에서 전송되는 신호의 질량을 말한다.주요 문제는 반사, 진동, 타이밍, 접지 반등 및 직렬 교란을 포함합니다.신호의 완전성이 떨어지는 것은 단일한 요소로 인한 것이 아니라 판급 설계에서 여러 가지 요소의 결합이다.기가비트 장치의 PCB 보드 설계에서 양호한 신호 무결성 설계는 엔지니어가 구성 요소, 전송선 상호 연결 방안, 배전 및 EMC 등의 문제를 충분히 고려해야 한다.고속 PCB 설계 EDA 도구는 순수한 시뮬레이션 검증에서 설계와 검증의 결합으로 발전하여 설계자가 설계 후기에 문제를 발견하지 않고 설계 초기에 규칙을 제정하여 오류를 피할 수 있도록 돕습니다.데이터 속도가 높아지고 설계가 복잡해짐에 따라 고속 PCB 시스템 분석 도구가 더욱 필요합니다.이러한 도구에는 시계열 분석, 신호 무결성 분석, 설계 공간 매개변수 스캔 분석, EMC 설계, 전력 시스템 안정성 분석 등이 포함됩니다. 여기서는 기가비트 디바이스 PCB 설계에서 신호 무결성 연구에서 고려해야 할 몇 가지 문제를 중점적으로 다룹니다.

고속 장치 및 장치 모델

기가비트 전송 및 수신 구성 요소 공급업체는 칩에 대한 설계 정보를 제공하지만 구성 요소 공급업체도 새로운 장치의 신호 무결성을 이해하는 과정을 가지고 있기 때문에 구성 요소 공급업체가 제공하는 설계 지침이 성숙하지 않을 수 있습니다.예. 장비 공급업체가 제공하는 설계 제약조건은 일반적으로 매우 까다롭기 때문에 설계 엔지니어가 모든 설계 규칙을 충족하기가 어렵습니다.따라서 신호 무결성 엔지니어는 시뮬레이션 분석 도구를 사용하여 공급업체의 제약 규칙과 실제 설계를 분석하고, 구성 요소 선택, 토폴로지 구조, 일치 시나리오 및 일치 구성 요소의 가치를 연구하고 최적화하며, 최종적으로 신호 무결성을 보장하기 위해 PCB 레이아웃과 경로설정 규칙을 개발할 필요가 있습니다.따라서 기가비트 신호에 대한 정확한 시뮬레이션 분석이 매우 중요해지고 부품 모델이 신호 완전성 분석에서의 역할도 점점 중시되고 있다.

어셈블리 모델에는 일반적으로 IBIS 모델과 Spice 모델이 포함됩니다.보드 레벨 시뮬레이션은 연결 시스템을 통해 출력 핀에서 입력 핀까지의 신호 응답에만 초점을 맞추기 때문에 IC 제조업체는 장치 내부의 상세한 회로 정보를 유출하는 것을 원하지 않으며 트랜지스터 레벨 Spice 모델의 시뮬레이션 시간은 일반적으로 견디기 어렵기 때문에 IBIS 모델은 고속 PCB에 사용됩니다.설계 분야는 점점 더 많은 장비 제조업체와 신호 무결성 엔지니어들에게 받아들여지고 있습니다.

기가비트 장치 PCB 시스템의 시뮬레이션에 대해 엔지니어들은 IBIS 모델의 정확성에 의문을 제기하는 경우가 많다.부품이 트랜지스터의 포화 및 마감 영역에서 작동하는 경우 IBIS 모델은 이를 설명하기에 충분한 세부 정보가 부족합니다. 순간적으로 응답하는 비선형 영역에서는 IBIS 모델을 사용한 시뮬레이션 결과가 트랜지스터급 모델처럼 정확한 응답 정보를 생성하지 못합니다.그러나 ECL형 부품의 경우 트랜지스터급 모델의 시뮬레이션 결과와 매우 일치하는 IBIS 모델을 얻을 수 있다.이유는 간단하다.ECL 드라이브는 트랜지스터의 선형 영역에서 작동하며 출력 파형이 이상적인 파형에 더 가깝습니다.IBIS 기준에 따르면 더 정확할 수 있습니다.IBIS 모델.

데이터 전송 속도가 높아짐에 따라 ECL 기술을 기반으로 개발된 차등 부품은 크게 발전했다.LVDS 표준과 CML 등은 기가비트 신호 전송을 가능하게 한다.이상의 토론에서 볼 수 있듯이 회로 구조와 그에 상응하는 차분 기술 응용으로 인해 IBIS 표준은 여전히 기가비트 시스템 설계에 적용된다.2.5GbpsLVDS 및 CML 설계에서 이미 발표된 IBIS 모델의 일부 응용 기사도 이를 증명합니다.

IBIS 모델은 소스 회로를 설명하기에 적합하지 않기 때문에 손실 보상을위한 사전 가중 회로를 가진 많은 Gbps 장치에 적합하지 않습니다.따라서 IBIS 모델은 기가비트 시스템을 설계할 때 다음 조건에서만 작동합니다.

1. 차동 장치가 확대 영역에서 작동 (선형 V-I 커브)

2. 장치에 유원 예비 가중 회로가 없다

3. 장치에 사전 가중 회로가 있지만 부팅할 수 없음 (짧은 상호 연결 시스템에서 사전 가중 기능을 활성화하면 더 나쁜 결과를 초래할 수 있음)

4. 이 부품은 무원 예비 가중 회로를 가지고 있지만, 이 회로는 부품의 파이프 코어와 분리할 수 있다.

데이터 속도가 10Gbps 이상이면 출력 파형이 정현파와 비슷하므로 Spice 모델이 더 적합합니다.

손실 효과

신호 주파수가 증가할 때 전송선의 감쇠는 무시할 수 없다.이때 직렬도체의 등효저항과 병렬매체의 등효전도로 인한 손실을 고려해야 하며 유손전송선모형을 사용하여 분석해야 한다.

손상된 전송선의 동등한 모델은 그림 1과 같다.그림에서 볼 수 있듯이 등효 직렬 저항 R과 등효 병렬 전도 G는 손실의 표징이다.등가 직렬 저항 R은 직류 저항과 피부로 가는 효과로 인한 저항이다.직류 저항은 도체 자체의 저항으로 도체의 물리적 구조와 도체의 저항률에 의해 결정된다.빈도가 증가하면 몽피 효과가 작용하기 시작한다.피부로 가는 효과는 고주파 신호가 도체를 통과할 때 도체 속의 신호 전류가 도체 표면에 집중되는 현상이다.도체 내부에서 신호 전류 밀도는 도체의 횡단면을 따라 지수 감쇠를 나타내고 전류 밀도는 원시 1/e의 깊이로 낮아지는 것을 피부 깊이라고 한다.주파수가 높을수록 피부 깊이가 작아져 도체의 저항이 증가한다.피부 깊이는 주파수의 제곱근과 반비례한다.

동등한 병렬 전도 G를 매개 전기 손실(dielectric loss)이라고도 한다.저주파에서 등효병렬전도는 매체의 체전도률과 등효용량과 관련되며 주파수가 증가될 때 매체손실각이 주도적역할을 발휘하기 시작한다.이때 개전 전도율은 개전 손실각과 신호 주파수에 의해 결정된다.

일반적으로 주파수가 1GHz보다 낮을 때는 피부로 가는 효과 손실이 주요 역할을 하지만 주파수가 1GHz보다 높을 때는 개전 손실이 주도적이다.

아날로그 소프트웨어에서는 개전 상수, 개전 손실각, 도체 전도율과 마감 주파수를 설정할 수 있다.이 소프트웨어는 시뮬레이션 과정에서 전송선의 구조에 따라 피부로 변하는 효과와 개전 손실을 고려할 것이다.감쇠를 시뮬레이션하는 경우 신호의 대역폭에 따라 적절한 마감 주파수를 설정해야 합니다.대역폭은 신호 가장자리 속도에 의해 결정됩니다.많은 622MHz 신호와 2.5GHz 신호의 가장자리 속도는 큰 차이가 없습니다.또한 손상된 전송선의 모델에서도 등가물을 볼 수 있다.저항과 전도는 주파수에 따라 변화한다.

그림 2에서 볼 수 있듯이 손실은 신호의 상승선을 늦춘다. 즉 신호의 대역폭을 낮추고 손실은 신호의 폭을 낮춘다.다른 한편으로 이는 신호의 과충을 억제하는데 유리하다.

전송선의 교란도 손실에 영향을 줄 수 있다.직렬 교란은 전송선의 물리적 구조, 결합 길이, 신호 강도 및 가장자리 속도에 의해 결정됩니다.일정한 길이를 거친 후, 교란은 포화될 수 있지만, 손실이 반드시 증가하는 것은 아니다.

오버홀 및 커넥터의 영향

구멍을 통과하면 신호가 보드 반대쪽으로 전송됩니다.보드 사이의 수직 금속 부분은 제어할 수 없는 임피던스이며 수평에서 수직으로 꺾이는 점은 브레이크이며 반사를 일으킬 수 있으므로 모양을 최소화해야 합니다 (그림 3).

기가비트 시스템의 설계 및 시뮬레이션에서는 구멍의 영향을 고려해야 하며 구멍을 통과하는 모델이 필요합니다.구멍을 통과하는 모델 구조는 직렬 저항 R, 인덕션 L 및 병렬 커패시터 C의 형태입니다. 구체적인 적용 및 정밀도 요구 사항에 따라 여러 RLC 구조를 병렬로 사용할 수 있으며 다른 도체와의 결합을 고려할 수 있습니다.구멍 통과 모델이 행렬입니다.

구멍 모델은 두 가지 방법으로 얻을 수 있습니다.하나는 TDR과 같은 테스트를 통해 얻을 수 있고, 다른 하나는 구멍이 지나간 물리적 구조에 따라 3D 필드 추출기(FieldSolver)를 통해 추출할 수 있다.

Via 모델 매개변수는 PCB의 재료, 스택, 두께, 용접 디스크/백 용접 디스크 크기 및 연결된 컨덕터의 연결 방법과 관련이 있습니다. 아날로그 소프트웨어에서는 정밀도 요구 사항에 따라 다른 매개변수를 설정할 수 있습니다.소프트웨어는 해당 알고리즘에 따라 구멍이 뚫린 모델을 추출하고 시뮬레이션 과정에서 그 영향을 고려합니다.

기가비트 시스템 PCB를 설계할 때는 커넥터의 영향을 특별히 고려해야 합니다.고속 연결기 기술의 발전은 이미 신호 전송 과정에서 저항과 접지 평면의 연속성을 보장할 수 있다.설계에서 커넥터에 대한 시뮬레이션 분석은 주로 다선 모델을 사용합니다.

커넥터 다선 모델은 핀들 사이의 센싱과 커패시터 결합을 고려한 3D 공간에서 추출된 모델입니다.커넥터 다선 모델은 일반적으로 3D 필드 추출기를 사용하여 RLGC 매트릭스를 추출하며, RLGC 매트릭스는 일반적으로 Spice 모델의 서브 회로 형식을 사용합니다.모델 구조가 복잡하기 때문에 추출 및 시뮬레이션 분석에 시간이 오래 걸립니다.SpecctraQuest 소프트웨어에서는 커넥터의 Spice 모델을 Espice 모델로 편집하여 장치에 할당하거나 직접 호출하거나 DML 형식의 패키지 모델로 편집하여 장치에 할당할 수 있습니다.

차등 신호 및 경로설정 고려 사항

차분 신호는 방해 방지 능력이 강하고 전송 속도가 높은 장점을 가지고 있다.기가비트 신호 전송에서는 직렬 및 EMI의 영향을 더 잘 줄일 수 있습니다.그 결합 형식은 가장자리 결합과 상하 결합, 느슨한 결합과 팽팽한 결합을 포함한다.

가장자리 결합은 상하 결합보다 직렬 교란을 더 잘 줄이고, 배선이 편리하며, 가공이 간단하다는 장점이 있으며, 상하 결합은 배선 밀도가 높은 PCB 보드에 더 자주 사용된다.느슨한 결합에 비해 팽팽한 결합은 더욱 좋은 교란저항능력을 갖고있어 직렬교란을 줄일수 있고 느슨한 결합은 차분적선저항의 련속성을 더욱 잘 통제할수 있다.

구체적인 차분포선 규칙은 서로 다른 상황에 따라 저항의 연속성, 손실, 교란과 흔적선의 길이 차이의 영향을 고려해야 한다.아이맵을 사용하여 차등선의 시뮬레이션 결과를 분석하는 것이 좋습니다.에뮬레이션 소프트웨어는 무작위 시퀀스 코드를 설정하여 아이맵을 생성하고 디더링 및 오프셋 매개변수를 입력하여 아이맵에 미치는 영향을 분석할 수 있습니다.

전력 분배 및 EMC

데이터 전송 속도의 증가는 더 빠른 에지 속도와 함께 더 넓은 대역에서 전력 안정성을 보장할 필요가 있습니다.고속 시스템은 10A의 순간적 전류를 통과할 수 있으며 50mV의 최대 전원 문파가 필요할 수 있습니다. 이는 배전망이 일정한 주파수 범위 내에서 임피던스가 5m 이내여야 한다는 것을 의미합니다.예를 들어, 신호의 상승 시간은 0.5ns보다 작습니다. 대역폭 범위는 최대 1.0GHz입니다.

기가비트 시스템 설계에서는 SSN(동기식 노이즈)의 간섭을 방지하고 대역폭 내에서 전력 분배 시스템의 임피던스를 낮게 유지해야 합니다.일반적으로 저주파 대역에서는 디커플링 콘덴서를 사용하여 임피던스를 낮추고, 고주파 대역에서는 주로 전원과 지평면 분포를 고려한다.그림 4는 전원 및 접지층이 디커플링 콘덴서를 고려할 때 및 디커플링을 고려하지 않을 때 임피던스 변화에 대한 주파수 응답도를 보여줍니다.

SpecctraQuest 소프트웨어는 패키징 구조로 인한 동기화 노이즈의 영향을 분석합니다.PowerIntegrity(PI) 소프트웨어는 전력 분배 시스템의 주파수 분석을 사용하여 디커플링 콘덴서의 수와 위치, 전원 및 접지 평면의 영향을 효과적으로 분석하고 엔지니어가 디커플링 콘덴서의 선택 및 배치, 케이블 연결 및 평면 분포 분석을 수행하도록 도와줍니다.