PCB 블로그 - 동글의 PCB 보드 레이아웃 전감이 효율에 미치는 영향

컴퓨터 산업이 1V에서 최대 200A의 DC-DC 동글을 제공할 수 있게 됨에 따라 PCB 보드 레이아웃 기술은 이러한 도전적인 신흥 동글의 요구를 충족시켜야 한다.각종 배선 결함의 영향을 비교하기 위해서, 우리는 회로 중의 기생 전감의 영향, 특히 스위치 MOSFET의 원극, 누극과 울타리와 관련된 기생 전감에 중점을 둔다.우리는 12V DC를 수신하고 최대 20A를 출력하는 1.3V로 변환하는 DC-DC 변환기를 테스트하기 위해 PCB 보드를 만들었습니다.각 MOSFET 전극의 전감을 언제든지 개별적으로 또는 동시에 변경할 수 있도록 플러그 패드를 사용하여 조립했습니다.우리는 배선자가 특정 흔적선의 길이만 알고 그 감전값을 알지 못하기 때문에 특별히 설계된 2인치 판의 총 감전율의 백분율로 감전값을 사용하기로 선택했다.

테스트 설계

우리는 이러한 기생 전감의 유효성을 측정하기 위해 변환기 효율을 사용한다.이는 효율성이 DC-DC 동글의 성능을 측정하는 표준이기 때문입니다.테스트는 MOSFET 누극, 원극, 그리드의 각 센싱 값에 대한 축척 계수를 조정하고 변환 효율을 측정하여 동기식 정류기에 미치는 영향을 관찰하는 부분으로 나뉩니다.상기 임의의 두 가지 결합을 통해 그들 사이의 관계를 이해하다.센서 테스트 보드에는 43nH의 센서가 있으며 일반적으로 0%, 25%, 50% 및 100%로 설정됩니다.우리의 실험에서, 전감 테스트판의 기생 저항은 거의 영향을 주지 않으니, 무시해도 된다.기생 전감의 유해한 영향은 주파수와 관련이 있기 때문에, 우리는 세 개의 미리 설정된 스위치 주파수에서 실험을 진행했다: 300kHz, 600kHz, 1MHz.이것은 앞으로 정상적인 스위치 주파수에서 더 높은 주파수로 전환하는 설계의 중요성을 보여준다.우리는 전원 회로에서 전압과 전류 진동벨을 피하고 회로 기판의 전체 EMI를 낮추며 회로의"더 안정적인"구성 요소 (특히 아날로그 제어 회로 및 관련 구성 요소) 에 부정적인 영향을 미치지 않기 위해 모든 흔적의 길이를 짧게 유지해야 한다는 것을 알고 있습니다.또한 참고 자료에 따르면 MOSFET를 제어하는 원극 감지는 원극 전류의 하강 시간 증가에 비선형 영향을 미쳐 더 높은 전력 소비량과 더 낮은 변환 효율을 초래합니다.상술한 현상 외에 원극 전감은 스위치 노드의 진동을 초래할 수도 있다.

테스트 회로 및 보드

사용된 회로는 개폐 루프에서 작동하는 동기식 정류 토폴로지입니다.회로를 제어하는 것이 회로 성능에 미칠 수 있는 영향을 배제하고 전력 변환 효율, 특히 MOSFET 성능에 집중할 수 있도록 하기 위해서입니다.우리는 고전감 조건이 특히 스위치 노드에서 심각한 진동을 초래할 수 있다는 것을 알고 있다.핸디캡 없이 이 벨을 사용할 수 있는 그리드 드라이브 IC를 선택합니다.이 4층 회로기판은 2온스의 구리 재료를 사용하며, 내부 2층은 접지 평면과 전원 평면이다.연결할 때는 양호한 연결의 모든 규칙을 준수해야 한다.

그리드 전감의 영향

300kHz의 스위치 주파수에서 울타리 전감은 효율에 거의 영향을 주지 않는다.600kHz의 스위치 주파수에서 울타리 전감의 영향은 20A에서 효율이 1.2% 변하는 것이 훨씬 뚜렷하다.1MHz에서는 효율성 저하가 거의 사라집니다.우리는 아직 이 원인을 조사한 적이 없으며, 공진 인자가 그 손실을 상쇄할 가능성이 50% 라고 추측할 수 있다.MOSFET 그리드 구동의 공명 현상은 더 연구해야 한다.우리는 울타리 전감이 MOSFET를 제어하고 동기화하는 효율에 거의 영향을 미치지 않는다는 것을 관찰했다.

원전감의 영향

원전감은 효율에 더욱 뚜렷한 영향을 끼친다.경우에 따라 MOSFET의 온도가 130 ° C보다 높기 때문에 전류에 도달하기 전에 테스트를 중단해야합니다.그림 5는 MOSFET 연구를 제어한 결과를 보여줍니다.이러한 결과에 대한 자세한 검사는 MOSFET의 온도가 130 ° C를 초과하기 때문에 300 kHz의 주파수와 100% 전기 감각에서 DC-DC 동글이 전체 20A에서 작동하지 않는다는 것을 보여줍니다.50% 의 감응, 600kHz 및 1MHz에서도 동일한 상황을 발견할 수 있습니다.원전감으로 인한 효율 저하는 원전감이 없는 것보다 더 심각한 것으로 관찰됐다.감전감이 50% 이고 전류가 15A일 때 300kHz의 스위치 주파수에서도 효율이 7% 감소했다.감전감이 100% 이면 효율이 11% 까지 떨어진다.600kHz와 1MHz의 스위치 주파수에서는 소스 감지가 없는 경우보다 이런 영향이 더 뚜렷하고 효율 저하가 더 심각하다.특히 스위치 주파수가 600kHz인 경우 저전력 감지도 효율을 떨어뜨릴 수 있는 것이 분명하다.

누극 전감의 영향

누극 감지는 MOSFET가 극단적인 조건에서 붕괴하기에 충분한 심각한 진동을 일으킬 수 있습니다 (그림 3).또한 효율성에도 악영향을 미칩니다.효율은 부하 전류와 서로 다른 주파수에서의 누전감의 함수이다.또한 다음 결과를 관찰할 수 있습니다. 전류가 15A이고 300kHz와 50% 감전일 때 MOSFET의 온도가 130–를 초과하기 때문에 테스트를 중단해야 합니다.같은 주파수에서 100% 의 감응으로 우리는 어떤 독수도 얻을수 없다. 왜냐하면 벨이 너무 심하기때문이다.300kHz, 12A에서 50% 의 누극 감지의 효율은 0% 보다 7% 낮다.OSFET의 온도가 높기 때문에 15A 이상에서는 테스트할 수 없습니다.600kHz, 12.5A에서 50% 의 누극 감지의 효율은 0% 보다 8.5% 낮다.MOSFET 온도가 너무 높기 때문에 12.5A 이상에서는 테스트할 수 없습니다. 1MHz에서는 MOSFET의 온도가 너무 높아 5A 이상에서는 테스트할 수 없습니다.

그리드-원극전감의 영향

비교적 큰 원전감은 효율을 현저하게 낮출 것이다.이미 효율과 울타리 전감의 기본적인 의존성을 나타냈다.작은 원극 전감과 결합하면 전반적인 상황이 매우 명확해집니다. 큰 울타리 전감은 필연적으로 큰 전력 손실을 초래합니다.이 결과에 대한 해석은 좀 더 연구가 필요하다.우리는 이제 판의 합리적인 전감치 범위 내에서 반드시 누극과 원극 전감을 낮추어 높은 변환기의 효율을 확보해야 한다고 성명할 수 있다.시뮬레이션 결과: 울타리와 원극 센싱은 MOSFET의 울타리-원극 콘덴서와 공명합니다.HS-FET가 게이트-원극을 끄면 콘덴서가 이러한 감지 경로를 통해 방전됩니다.MOSFET가 꺼지면 감지는 그리드 전류를 계속 흐르게 하고 그리드-원극 용량을 역충전합니다.이 전하가 다시 동일한 방식으로 방전되고 HS-FET의 그리드-원극 전압이 대칭 이동합니다.전압 강하에 따라 HS-FET는 다시 연결되어 큰 합선이 발생할 수 있습니다.이렇게 높은 울타리 전감 하에서 이런 영향은 심각해졌다.경우에 따라 두 번째 단락 효과도 볼 수 있습니다.이 공명 회로의 일부로서 소스 센싱도 두 번째 방식으로 작동 할 수 있습니다.단락 전류가 발생하면 소스 센싱이 단락 전류의 di/dt(시간에 따른 전류 변화율)를 제한하여 손실을 제한합니다.원극 센싱은 또한 울타리-원극 전압에 대한 마이너스 피드백을 초래하고 단락을 제한합니다.이런 효과는 특히 기생 울타리의 전감이 비교적 높은 상황에서 발생한다.높은 효율을 얻기 위해서는 설계를 통해 이런 영향을 피해야 한다. 즉, 울타리 전감을 최소화하기 위해 꼼꼼하게 설계해야 한다.

전원 HS - 전원 LS 센싱의 영향

우리는 기생원 전감의 위치가 효율에 미치는 영향을 연구했다.결과적으로 동일한 수의 기생 소스 감지 회로에서 FET를 제어하는 것이 FET를 동기화하는 것보다 효율성에 더 큰 영향을 미칠 수 있습니다.이 현상의 원인은 변환 과정에서 FET를 제어하는 VDS가 동기식 FET (동기식 FET의 양방향 전압 감소) 보다 높기 때문에 느린 스위치 제어 FET가 추가적인 스위치 손실을 일으킨다.또한 FET 그리드-누극 전압에 대한 기생 전감의 피드백은 HS-FET 누전 전체에 큰 영향을 미칩니다.이에 비해 기생원 전감이 LS-FET 누전류에 미치는 영향은 FET의 체다이오드 우회로를 동기화할 수 있기 때문에 부분적이다.

동시 MOSFET 효과

MOSFET가 병렬로 연결되어 있을 때 대부분의 경우 각 개별 MOSFET 루프가 동일한 기생 효과를 가질 가능성은 거의 없습니다.우리는 MOSFET 누극 회로에서 추가 전기 감각이 효율에 미치는 영향을 연구했다.우리는 실험을 통해 기생 전기 감각이 DC-DC 동글의 MOSFET 스위치 효율에 미치는 불리한 영향을 증명했다.결론은 다음과 같다. 원극회로에서의 전감의 영향은 매우 심각하고 누극회로에서의 전감도 매우 비슷하다.우리의 시험판에서, 우리는 울타리 회로의 전기 감각과 관련된 심각한 영향을 발견하지 못했다.효율의 저하는 변환기의 스위치 주파수와 밀접한 관계가 있다.효율의 저하는 부하 전류와 매우 큰 관계가 있다.원극과 누극 회로에 기생 전감이 존재하는 경우 부하 전류가 클수록 효율이 떨어진다.오늘날의 DC-DC 동글 응용 프로그램에서는 특히 스위치 MOSFET 주위에서 전원 시스템 PCB를 연결할 때 특히 주의해야 합니다.다층판을 사용하는 장점 중 하나는 층에서 가능한 한 많은 전류를 흡수함으로써 기생 저항과 전기 감각을 줄이는 것이다.이것은 저항 손실과 기생 감각으로 인한 손실을 감소시켰다.고주파 DC-DC 변환기를 설계할 때 원극과 누극 회로와 관련된 많은 기생 감지 문제가 존재한다.첫 번째는 패키징 감전으로, 최근 도입된 저전감 패키징을 사용하여 MOSFET를 전환하는 것이 가능하다.두 번째는 PCB 보드의 기생 감지로, 다층 PCB 보드를 사용하고 흔적선 감지를 낮춰 제어해야 한다.따라서 설계자는 더 적은 수의 콘덴서를 사용하여 더 빠른 동적 응답과 성공적인 고주파 설계를 구현할 수 있습니다.FET 루프의 감응을 제어하는 것보다 전체 효율에 미치는 동기식 FET의 감응이 작기 때문에 피할 수 없는 기생 감응이 동기식 FET 루프로 이동하도록 설계되었다.참고: 낮은 점유 비율에서 동기식 FET 루프의 기생 저항은 효율을 크게 낮출 수 있습니다.설계에는 복잡한 저울질(흔적선 너비, 구리 두께, 유효 루프 범위, 편향 등)이 필요하다. MOSFET를 병렬로 연결하지 않도록 한다.MOSFET를 병렬로 대체하는 방법은 추가 위상을 늘리거나 더 나은 MOSFET를 사용하는 것입니다.병렬이 불가피하다면 병렬 MOSFET의 경우 PCB 보드에서 동일한 전류 분포와 동일한 스위치 시간을 얻기 위해 설계에서 전기 대칭성을 보장해야 합니다.