PCB 블로그 - PCB 보드의 FPGA 동기식 스위치 노이즈 분석

PCB 보드에서 FPGA의 스위치 노이즈를 동시에 분석하기 위해 오늘날의 CMOS 기술은 단일 FPGA 장치에 여러 개의 I/O 인터페이스를 허용합니다.이와 동시에 최근 몇년간 저전력은 이미 고속I/O인터페이스의 주류개념으로 되기 시작하였다.전력 소비량을 줄이는 효과적인 방법 중 하나는 전압을 낮추는 것인데, 전압을 낮추면 I/O 인터페이스에 허용되는 노이즈 허용량이 줄어듭니다.따라서 FPGA 사용자는 칩, 패키징 및 PCB 환경에서 시스템 수준 동기식 스위치 노이즈(SSN)를 계량화해야 합니다.이 글은 SSN을 체계적으로 소개하고 FPGA 출력 버퍼링으로 인한 SSN을 중점적으로 소개했다.이 노이즈는 일반적으로 SSO(동기식 전환 출력 노이즈)라고 하며 입력 버퍼로 인해 SSN과 다릅니다.시스템 수준의 단일 로그인이 발생하는 원인을 소개하고 계층화된 시스템 수준의 단일 로그인 모델링 방법을 제시했다.또한 SSO 모델을 주파수 및 시간 측정과 연결하는 방법을 설명하고 SSO를 줄이는 몇 가지 PCB 보드 설계 방법을 제시합니다.

FPGA가 있는 시스템급 SSOA PCB 보드의 형성 메커니즘은 소스 회로가 포함된 웨이퍼 부분, 지원 흔적선이 있는 내장형 소스 없는 부품의 패키징 부분, FPGA에 외부 연결을 제공하는 보드 부분으로 나눌 수 있는 복잡한 시스템이다.이런 시스템에서는 칩 내부의 소음 특성을 이해하기 어렵다.따라서 FPGA에 연결된 PCB 흔적선의 근단과 원단의 SSO를 계량화하는 것이 가치가 있다.SSO를 초래하는 주요 요인은 배전망의 임피던스와 스위치 I/O 간의 상호 감지 결합 두 가지입니다.시스템 관점에서 PDN에는 CMOS 회로에 함께 전원을 공급하는 웨이퍼 레벨, 패키징 레벨 및 보드 레벨 구성 요소가 포함되어 있습니다.일정 수의 CMOS 출력 구동 회로가 동시에 연결되면 큰 전류가 순식간에 PDN의 감지 회로 부품으로 유입되어 I I 전압이 낮아진다.상호 연결 구조는 볼격자 패턴 패키지의 파워 용접 볼과 PCB 보드의 파워 오버홀과 같은 기생 전기 감각을 생성합니다.이 빠르게 변화하는 전류는 또한 PCB 보드의 평면 가장자리에서 튕겨 나와 전원/접지 사이에서 공명되어 전압 변동을 일으키는 전원/접지 평면 대면 사이의 레이디얼 전자파를 자극합니다.SSO의 또 다른 중요한 이유는 특히 칩 패키지/PCB 보드의 가장자리 근처에서 상호 감지 결합입니다.칩 BGA 패키지의 용접구와 PCB의 오버홀은 긴밀하게 결합된 다중 도체 구조에 속한다.각 I/O 용접구와 해당 PCB 플레이트 오버홀과 그 근처의 접지 용접구 및 접지 오버홀은 닫힌 루프를 형성합니다. 여러 I/O 포트의 상태가 동시에 변경되면 순간적인 I/O 전류가 이러한 신호 루프를 통과합니다.이 순간적 I/O 전류는 반대로 인접한 신호 회로에 침입하여 전압 소음을 일으키는 시변 자기장을 생성합니다.SSO 모델은 SSO의 기본 형성 메커니즘을 반영할 수 있어야 합니다.그림 1은 PCB에서 SSO를 예측하기 위한 계층형 모델을 보여줍니다.웨이퍼에서 필요한 것은 제한된 복잡성으로 전원 코드와 신호선에 전류 분포를 제공하는 출력 버퍼 모델입니다.패키지에서는 간단하게 모델링 도구를 사용하여 PDN 모델과 신호 결합 모델을 개별적으로 얻을 수 있지만 PDN과 신호 결합 모델 간의 상호 작용은 신중하게 고려해야 합니다.이 두 모델은 칩 패키지 볼록 블록 측면의 출력 버퍼 모델과 용접 볼 측면의 PCB 보드 레벨 모델을 연결하는 교량 역할을 합니다.PCB의 PDN 모델은 일반적으로 전원/접지 평면과 그 위의 체/디커플링 커패시터를 포함하며, PCB의 신호 결합 모델은 서로 다른 신호 계층의 긴밀한 결합 구멍과 느슨한 결합 신호 흔적선의 배열을 포함한다.이 두 PCB 보드 레벨 모델의 상호 작용은 PCB 보드 오버홀 어레이에서 발생하는데, 바로 여기서부터 감지 직렬 교란이 소음을 PDN 모델로 가져오고, 델타-I 소음은 반대로 I/O 신호 품질을 떨어뜨린다.이러한 계층형 모델링 방법은 시뮬레이션 정밀도를 합리적으로 유지하는 동시에 이러한 복잡한 시스템의 컴퓨팅 효율도 향상시킵니다.다음은 FPGA가 장착된 인쇄회로기판에 대해 SSO 생성 메커니즘을 기반으로 SSO를 줄이는 두 가지 기본 설계 방법을 소개한다.센싱 결합을 줄이는 설계 방법의 시뮬레이션 결과, 칩 패키지/PCB 인터페이스의 센싱 결합이 SSO 파형에서 고주파 스파이크를 발생시키는 주범이라는 것을 알 수 있다.t–d 크기의 신호 루프는 신호 오버홀과 그에 가까운 접지 오버홀로 구성됩니다. 이 루프의 크기는 센싱 결합의 강도를 나타냅니다.I/O 간섭 루프의 면적이 클수록 인접한 간섭 루프에 쉽게 침입할 수 있는 자기장이 생성됩니다.간섭되는 I/O 신호 루프의 크기가 클수록 다른 I/O 루프의 간섭에 취약합니다.따라서 직렬 교란과 매개변수 t를 줄이기 위해 설계에서 얇은 PCB 보드를 사용하고 PCB 보드의 핵심 I/O를 얕은 신호 계층에서 끌어와야 합니다.이와 동시에 설계자는 I/O 오버홀과 접지 오버홀 사이의 거리를 단축하여 직렬 교란을 줄일 수 있습니다.설계자는 한 쌍의 I/O 용접판을 접지 평면과 VCCIO 평면에 연결하여 방해되는 핀과 방해되는 핀에 해당하는 신호 루프 면적을 줄입니다.Bank1에서 핀 AF30은 방해되는 핀입니다.FPGA 설계에서 6개의 핀 W24, W29, AC25, AC32, AE31 및 AH31은 논리적 "0"으로 프로그래밍되고 구멍을 통해 PCB 보드의 접지 평면에 연결됩니다.다섯 개의 핀 U28, AA24, AA26, AE28 및 AE30은 프로그래밍을 통해 논리적 "1"로 설정되고 PCB 보드의 VCCIO 평면에 연결됩니다.다른 68개의 I/O 포트는 10MHz 주파수에서 동시에 상태를 변환하므로 간섭을 일으키는 핀입니다.이에 비해 I/O W24, W29, AC25, AC32, AE31, AH31, U28, AA24, AA26, AE28 및 AE30은 접지 또는 Bank2의 VCCIO 핀으로 프로그래밍되지 않았지만 비어 있으며 다른 68개의 I/O는 켜져 있고 꺼져 있습니다.실험 테스트에 따르면 1조의 AF30은 2조의 G30에 비해 지상 점프가 17% 감소했고, 일시적인 전력 강하도 13% 감소했다.시뮬레이션 결과도 이러한 개선을 검증했다.프로그래밍 가능한 접지 핀의 존재로 간섭 루프와 간섭 루프 사이의 거리 d가 단축되었기 때문에 SSO는 그림 2와 같이 줄어들 것으로 기대된다.그러나 칩 패키지의 신호 루프 면적을 줄일 수 없기 때문에 개선은 제한적입니다.PDN 임피던스 VCCIO 및 PCB 인터페이스 접지 핀 간의 임피던스를 줄이도록 설계된 근거