PCB 뉴스 - FPGA를 이용한 병렬 처리 설계

디지털 중주파

중주파라는 것은 말 그대로 중주파의 신호 형식을 가리킨다.중간 주파수는 베이스밴드와 무선 주파수 신호에 비해중간 주파수는 하나 이상의 레벨을 가질 수 있으며 베이스밴드와 무선 주파수 사이의 다리입니다.

FPGA

그림 1에서 볼 수 있듯이 중주파 부분은 디지털로 이루어진 것으로 디지털 중주파라고 한다.디지털 중간주파수 기술은 일반적으로 상하 인버터(DUC/DDC), 피크 인자 감쇠(CFR), 디지털 디퓨저(DPD)를 포함한다.

DUC/DDC

DUC는 베이스밴드 신호에서 패스밴드 신호로 변환합니다.입력한 복수 베이스밴드 신호의 샘플링 속도는 상대적으로 낮으며 일반적으로 숫자 변조의 기호율입니다.베이스밴드 신호는 필터링된 다음 NCO의 IF 반송파 주파수를 변조하기 위해 더 높은 샘플링 비율로 변환됩니다.

DUC는 일반적으로 펄스 성형을 완료하고 DAC를 통해 중간 주파수 반송파를 변조하여 역방향 아날로그 변환기를 구동합니다.

베이스밴드 신호의 스펙트럼 정수는 일반적으로 FIR을 사용하는 채널 필터에 의해 구현됩니다.보간 부분은 CIC 또는 FIR을 통해 구현 될 수있는 신호 샘플링 속도의 변환 및 필터링을 완료합니다.좁은 대역 신호의 경우 높은 샘플링 변환이 필요한 경우 CIC는 매우 적합하며 FIR보다 성능이나 자원 절감이 우수합니다.

NCO는 DDS라고도 하는 수치 제어 발진기로서, 주파수 스펙트럼 오프셋을 완료하기 위해 보간(샘플링 증가) 후 베이스밴드 신호와 혼합되는 직교 정현 및 잔현 반송파 신호 쌍을 생성하는 데 사용될 수 있다.

DDC는 DUC에 비해 주로 다음 작업을 수행합니다.

1. 스펙트럼 하향 이동: ADC의 디지털 신호를 중간 주파수에서 유용한 스펙트럼의 베이스밴드로 이동

2.샘플링 속도 감소: ADC의 높은 샘플링 속도의 주파수 데이터를 적절한 샘플링 속도 수준으로 낮춥니다.

3. 채널 필터: I/Q 신호가 베이스밴드로 전송되어 처리되기 전에 aFPGAin 필터링 필요

사실 디지털 상하 변환 기술은 무선 통신, 케이블 TV 네트워크 (cable Modem), 디지털 TV 방송 (DVB), 의료 영상 장비 (초음파) 및 군사 분야에서 불가결한 기능으로 널리 사용되고 있습니다.

CFR

현재 WCDMA, WiMAX와 같은 많은 무선 통신 시스템의 주파수 신호는 일반적으로 몇 개의 독립된 베이스밴드 신호로 구성됩니다.합성된 IF 신호는 큰 피크 평균 Ratio를 가지고 있으며 FPGA 분포를 준수합니다.일반적으로 전력 증폭기 (PA) 의 선형 영역은 제한되며, 큰 표준 핀 수의 중간 주파수 신호에 대응하는 PA의 작업 범위가 줄어들어 PA 효율이 감소합니다.따라서 PA 이전에 IF 신호의 스탠더드 수를 낮추는 것이 중요하다. 피크 인자 감쇠(CFR)는 이 기능을 수행하는 데 사용된다.이를 통해 PA 출력의 선형성을 확보하고 대역 외 복사를 줄이며 PA 효율을 높일 수 있습니다.

현재 IF에서 사용되는 CFR 알고리즘에는 피크 비트(Clip), 피크 미세조정(peak Windowing), 피크 감소(peak CancellaTIon)가 포함된다.피크 트림 방법은 적절한 성능과 구현성을 제공합니다.피크 감소는 피크 미세 조정보다 대역 외 특성이 뛰어나지만 더 많은 현장 버스 자원이 필요합니다.

DPD

무선 통신 시스템에서는 일반적으로 PA 출력이 공중 인터페이스 표준의 엄격한 요구 사항을 충족하기 위해 높은 선형성을 갖추어야 하는데, 선형 증폭기는 매우 비싸다.출력 효율을 높이고 가능한 한 출력 증폭기의 원가를 낮추기 위해서는 반드시 출력 증폭기의 비선형을 교정해야 한다.PA의 입력 신호를 미리 왜곡 처리하는 것은 좋은 선택이다.

DPD 구현은 찾기 테이블(LUT) 및 다항식으로 나뉩니다.이 두 가지 알고리즘의 장점과 단점은 표 1과 같다.

FPGA 병렬 처리 기반 디지털 중주파 설계

FPGA에서의 이점

디지털 중주파 FPGA 구현

WiMAX/LTE 등 광대역 무선통신 기술이 성숙함에 따라 무선기기의 디지털 중주파 대역폭에 대한 요구도 높아지고 있다.이와 함께 MIMO 등 다중 안테나 기술이 널리 활용되고 있으며 디지털 중주파의 채널 수도 빠르게 증가하고 있다.

이러한 대역폭 요구 사항에 따라 많은 DSP 프로세서가 실제 응용프로그램을 충족하기 어렵고 전용 칩 (ASSP) 은 적절한 유연성이 부족합니다.디지털 중간 주파수 (IF) 는 FPGA로 구현되며 처리 능력과 유연성 간의 충돌을 잘 조율 할 수 있습니다.이와 동시에 Altera는 3G/4G 응용을 위해 대량의 디지털중주파참고설계와 IP를 개발하여 설계일군의 개발난이도를 간소화하고 설계주기를 단축시켰다.

이 하드웨어는 빠르고 논리적 관계가 복잡하지 않은 데이터 경로 구현에 적용되는 것이 특징이다.

이전 DDC 및 DUC 기능을 분석한 결과, DDC/DUC의 주요 모듈 및 작동은 CIC/FIR 필터, NCO, 보간/추출, 혼합이라는 것을 발견했습니다.이러한 프로세스는 기본적으로 간단하지만 현장 프로그래머의 구현에 적합한 빠른 계산 속도입니다.

다른 한편으로 DSP 프로세서에 비해 병렬 아키텍처의 장점은 FPGA에 있다.DDC/DUC 모듈이 완료되면 간단한 복제를 통해 여러 DDC/DUC로 확장할 수 있습니다.또한 ADC/DAC 디바이스는 DC/DUC의 여러 채널을 연결할 수 있으므로 멀티 캐리어 (multi 캐리어) 시스템을 쉽게 지원할 수 있습니다.

그러나 때로는 현장 버스의 내부 자원이 제한되어 있습니다.DDC/DUC 재사용은 시간 재사용을 수행하고 DDC/DUC 회로를 공유할 수도 있습니다.물론 현장 버스의 성능이 허용되는 범위 내에 있는 한 회로의 작업 시계는 몇 배 증가해야 한다.Altera의 참조 설계는 WCDM A, TD-SCDMA 및 WiMAX를 지원합니다.

CFR 회로는 61.44MHz에서 92.16MHz까지 샘플링 비율이 높은 TD-SCDMA와 같은 연산 집약형 회로다. FPGA 기반 병렬 처리는 쉽게 할 수 있다.

다항식 DPD는 양방향 및 역방향 모듈로 나뉩니다.전방향 모듈은 여러 FIR 필터로 구성된 프리 왜곡기입니다.FPGA에서 하드웨어 구현에 적합합니다.Altera의 IP 코어는 완벽한 FIR 지원을 제공합니다.역방향 모듈은 LMS, RLS 및 Altera와 같은 특정 수렴 알고리즘에 대한 참조 설계를 제공합니다.RLS의 경우 Altera의 참조 설계는 QR 분해를 사용하여 수렴 시간을 단축하고 알고리즘의 안정성을 향상시킵니다.

Altera가 제공하는 리소스

Altera는 장치 설계에서 디지털 중주파 응용의 실제 상황을 고려하는 것 외에 IP 코어, 제어 접착제 논리, 인터페이스 논리, 설계 도구와 프로세스 및 참조 설계 등 방면에서 많은 작업을 했다.

Altera의 Cyclone 및 Stratix 시리즈는 내장형 스토리지의 수와 속도가 크게 향상되었으며 현장에서 프로그래밍 가능한 FPGA 분야의 장치 자원에 모듈을 추가했습니다.

DSP의 IP 핵심 구성 요소인 Altera는 FIR, NCO, CIC, CORDIC 등의 기능을 제공할 수 있다. 사용자 친화적인 시스템 통합을 위해 Avalon Streaming(Avalon ST) 인터페이스라는 모듈을 상호 연결하기 위한 통합 인터페이스도 있다.또한 Altera는 다중 채널 재사용 및 재사용을 위해 Avalon ST 인터페이스에 대한 그룹 형식 변환기를 설계했습니다. 이 변환기는 입력된 하나 이상의 Avalon ST 채널과 출력된 하나 이상의 Avalon ST 채널 사이에 시간과 공간 인터페이스를 제공하여 다중 채널 재사용 및 재사용을 실현합니다.

DPD와 같은 유연성이 필요한 일부 분야에서는 Altera의 Nos II 임베디드 프로세서가 작동할 수 있습니다.예를 들어, DPD의 피드백 경로에서 사용자는 자신의 보간 루틴을 유연하게 추가할 수 있습니다.Nios II 내장형 프로세서는 또한 시스템이 일부 데이터 통계, 매개변수 재할당 및 기타 관리 작업을 수행하는 데 도움을 줄 수 있습니다.

검증 도구와 프로세스의 설계에서 Altera는 MATLAB/Simulink+DSP Builder+Quartus II의 통합 설계 프로세스를 제안했습니다.그림 3과 같습니다.

Simulink는 또한 FPGA에 ModelSim 및 내장형 논리 분석기 SignalTap II를 통합하여 사용자가 기능 시뮬레이션 및 디버깅을 할 수 있도록 도와줍니다.또한 하드웨어 루프 (하드웨어 루프) 기능은 사용자가 실제 하드웨어에서 설계 알고리즘을 검증하는 동시에 검증 속도를 높일 수 있도록 도와준다.

참조 설계

WiMAX DUC/DDC

Altera의 WiMAX DDC/DUC 참조 설계는 1024 포인트 FFT OFDM을 기반으로 하며 작업 대역폭은 10MHz입니다.베이스밴드 신호의 샘플링 속도는 11.424MSps 또는 기호율입니다.중간 주파수 신호의 샘플링 속도는 91.392 MSps입니다.베이스밴드에서 중간 주파수까지 총 8배의 샘플링 속도 변화가 필요합니다.

앞서 언급했듯이 CIC는 좁은 대역 고출력 변환에 적용되며, 그 중 8배만 변환하면 되고 유용 신호 대역폭은 10MHz이므로 FIR은 추출 또는 보간 필터의 더 나은 선택입니다.

함수를 구분할 때, 우리는 실현된 자원과 효율을 고려하여 성형 필터와 추출 보간 필터를 세 개의 FIRs로 나누어 설계했다: G (z) 는 스펙트럼 성형을 담당하며, 보통 루트 리프트 스트로크 (RRC) 필터이다.Q(z)는 이중 추출 또는 보간 필터를 담당합니다.P(z)는 4중 추출 또는 보간 필터를 담당합니다.

현장 버스의 자원 절감과 성능 향상을 위해 작동 주파수의 G(z)를 좁은 변환 대역의 111단계 FIR로 설계했다.Q(z)초, 단계 79;P (z) 는 39 단계이며 작동 빈도도 39 단계입니다.그림 5에서 볼 수 있듯이 세 필터의 조합 응답은 WiMAX에 필요한 템플릿(Mask)과 완전히 일치합니다.

현장 버스의 구체적인 구현에서 우리는 I/Q의 필터 특성이 같다고 생각한다.장비 자원을 절약하기 위해 I/Q의 3단계 FIR을 멀티플렉싱했습니다.그림 6 참조.

DDC에서 우리는 먼저 두 개의 연속적인 시계 주기 동안 샘플링을 통해 91.392 MSps의 IF 신호를 NCO와 182.784 MSps로 혼합한 후 3단계 FIR을 통해 11.424 MSps의 두 개의 I/Q 신호를 얻었다.

DUC에서 FIR의 작동 주파수는 각각 22.848MSps, 45.696MSps, 182.784MSps다.두 개의 혼성 주파수 IQ 신호를 더하여 샘플링 비율이 91.392MSps인 대역 실수 신호를 얻는다.

멀티플렉싱/재사용 해제의 경우 Altera의 Valon ST 패키징 형식 변환 모듈(PFC)을 사용하여 모듈을 상호 연결합니다.

WiMAX 기지국의 일반적인 요구 사항은 두 개의 송신 안테나와 네 개의 수신 안테나이며, 이 참조 설계는 두 개의 송신 안테나와 네 개의 송신 안테나를 지원할 수 있습니다.

참조 설계에 대한 시뮬레이션 검증을 통해 DUC의 상대 별자리 오차(relative constellation error)는 규정치보다 훨씬 우수합니다.예를 들어, 64QAM3/4 속도에서 측정된 RCE는 -55.29dB입니다. DDC의 수신 감도와 인접 채널 억제 지수는 예상보다 훨씬 높습니다.

WiMAX CFR

WiMAX 시스템은 CFR에 대한 요구 사항이 더 높습니다.64QAM 변조로 오차 벡터 폭(EVM)은 3%가 필요하며, 이는 피크 평균비(클럽 수)와 인접 채널 누출비(ACLR)에도 더 엄격한 요구가 있다.Altera의 WiMAX CFR 시나리오는 EVM 3%, 표준 타수 감소 5dB 및 매우 작은 대역 외 확장을 가진 조지아 공과대학의 제약 커팅 알고리즘을 사용합니다.

FPGA 병렬 처리 기반 디지털 중주파 설계

FPGA 병렬 처리 기반 디지털 중주파 설계

WiMAX DPD

WiMAX의 중간 주파수 대역폭은 10MHz를 초과하며 전체 DPD 모듈의 DSP 처리 능력과 유연성에 대한 요구가 높은 LMS/RLS와 같은 적응형 알고리즘을 도입해야 한다.Altera의"슬라이스 내 프로세서 NIOSI + FPGA 하드웨어 협동 처리 장치"를 사용하면 설계 요구 사항을 잘 충족시킬 수 있습니다.

FPGA 병렬 처리 기반 디지털 중주파 설계

그림 8에서 볼 수 있듯이 전방향 모듈은 여러 개의 FIR 필터로 구성된 프리 에러입니다.역링크에서는 샘플 캐시에서 64개의 샘플 세트를 수집합니다.에서 Nios 내장 프로세서는 CORDIC의 입력을 계산하고 CORDIC 가속기는 QR 분해를 수행합니다.Nios는 그런 다음 역변환을 수행하여 전방향 링크의 FIR 필터 계수를 업데이트합니다.소프트 프로세서 NIOS + CORDIC 가속기를 사용하여 QRD_RLS의 상단 삼각형 매트릭스 연산을 완료하는 것은 유연한 편이며, CORDIC 가속기의 수를 조정하여 역수를 늘릴 수 있습니다.모듈의 데이터 처리량입니다.