PCB 뉴스 - PCB 교정을 위한 고정밀 고속 A/D 동글 클럭 안정화 회로 설계

PCB 교정 데이터 변환기의 주요 기능은 일반 시간 샘플링에서 아날로그 파형을 생성하거나 아날로그 신호에서 일련의 일반 시간 샘플링을 생성하는 것입니다.따라서 샘플링 클럭의 안정성은 매우 중요합니다.데이터 변환기의 관점에서 볼 때, 이러한 불안정성 (즉, 무작위 클럭 디더링) 은 모델 변환기가 입력 신호를 언제 샘플링할 것인지에 대한 불확실성을 초래할 것이다.고속 시스템에서는 시계나 발진기 파형의 정시 오차가 디지털 I/O 인터페이스의 최대 속도를 제한한다.뿐만 아니라 통신 링크의 오타율을 높이고 A/D 동글까지 제한합니다.(ADC) 동적 범위는 최적의 성능을 제공하는 데이터 변환기를 위해 샘플링 및 인코딩 시계를 올바르게 선택하는 것이 매우 중요합니다.

PCB ADC 방지 회로

최근 몇 년 동안 해외에서 고속 A/D 변환기에 대한 연구가 가장 활발하여 기본 Flash 구조 [2]에서 하위 범위 회로 구조 (예: 세미 플래시 메모리 구조, 라인 구조, 다중 단계 구조, 다중 단계 구조) 와 같은 일부 개선된 구조가 나타났다.실제로 이들은 여러 개의 플래시 메모리 회로 구조와 다른 다른 형태의 기능 회로로 구성된 회로 구조이다.이 구조는 Flash 기본 회로 구조의 부족함을 보완하고 고속 고해상도 A/D 변환기를 구현합니다.이러한 구조는 오랫동안 존재해 온 SAR과 적분 구조를 점차 대체하고 있으며, 또 하나의 비트별 회로 구조가 있다.이를 바탕으로 더욱 향상된 접힌 a 회로 구조(Mag-Amps 구조라고도 함)를 얻을 수 있습니다. 이것은 일종의 그레이코드 직렬 출력 구조입니다.이러한 회로 설계 기술은 고속, 고해상도 및 고성능 A/D 동글의 발전입니다.적극적인 촉진 작용을 했다.

또한 고해상도 A/D 동글 회로 설계 기술에서 시그마-델타 회로 구조는 현재 매우 유행하는 회로 설계 기술이다.이 회로 구조는 고해상도 저속 또는 중속 A/D 동글에만 사용되는 것이 아닙니다.SAR 및 적분 회로 구조를 점진적으로 대체하고 이 구조를 흐름선 구조와 결합하여 더 높은 해상도와 더 빠른 A/D 동글을 구현할 수 있을 것으로 기대된다.

PCB 안티클럭 점유 안정 회로

새로운 시대의 무기 장비에서 전자 시스템이 끊임없이 확장되고 성능이 향상됨에 따라 전자 시스템의 복잡성도 증가하고 있다.전자 시스템의 데이터 샘플링, 제어 피드백 및 디지털 처리 능력 및 성능을 보장하기 위해 현대 군용 전자 시스템은 A/D 변환기, 특히 군용 데이터 통신 시스템 및 데이터 수집 시스템에 대한 요구가 높아지고 있습니다.고속 및 고해상도 A/D 동글에 대한 수요가 증가하고 있습니다.클럭 점유 안정 회로는 고속 회로로서 고정밀 a/D 변환기의 핵심 유닛은 변환기의 노이즈 비율(SNR) 및 유효 비트(ENOB) 성능에 매우 중요한 역할을 합니다.따라서 고속, 고정밀도의 A/D 동글을 확보할 필요가 있다. 성능 향상을 위해서는 샘플링 및 코딩 클럭이 적절한 점유 비율과 작은 떨림을 가질 수 있도록 보장할 필요가 있다.따라서 시계 점공비 안정 회로에 대한 연구가 필요하다.

클럭 점유 안정 회로는 고속, 고정밀 A/D 변환기의 핵심 유닛이며, 클럭 점유 인수 안정 회로의 별도의 제품은 거의 없기 때문에 고속, 고정밀 A/D 변환기에서만 보도된다.ADI의 제품이 다른 회사의 제품에 비해 샘플링 성능을 향상시킬 수 있었던 것은 주로 DCS (공중차지 안정기) 회로의 개선 덕분이다.DCS 회로는 클럭 신호의 디더링을 줄이고 샘플링 시간은 클럭에 따라 다릅니다.신호의 경우 각 회사의 이전 DCS 회로는 디더링을 0.25ps 정도로만 제어할 수 있었지만, 새로운 고성능 제품인 AD9446과 LTC2208은 디더링을 50fs 정도로 낮출 수 있다.일반적으로 디더링을 줄이면 SNR이 향상되어 유효 해상도(ENOB: 유효 비트)가 향상되고 16비트 계량화 수와 함께 100Msps 이상의 샘플링 속도를 달성할 수 있습니다.디더링을 제어하지 않고 샘플링 속도를 높이면 ENOB가 낮아지고 필요한 해상도를 얻을 수 없습니다.양적 비트의 수를 늘릴 수는 없다.고성능 A/D 동글이 발전함에 따라 DCS 회로는 더 높은 속도, 더 작은 떨림 및 안정성으로 발전할 수 있습니다.표 1에는 해외 A/D 동글의 클럭 점유율이 나와 있습니다.회로를 안정시키는 주요 기술 매개 변수 지표.

사실 지금까지 AD의 60fs 디더링은 가장 작았다.현재 공경 떨림은 일반적으로 1ps 정도로 제어되며, 이 숫자 또는 수십 ps보다 높은 떨림은 실제로 큰 의미가 없습니다.

PCB 시계 방지 안정 회로의 실현 방법

현재 국내외 연구 상황을 보면 고속 ADC를 안정화하기 위한 시계 회로는 주로 잠금 고리(phase locked loop, PLL)다.쇄상 시스템은 본질적으로 폐쇄 루프 위상 제어 시스템이다.간단히 말해서, 이것은 주파수와 위상 면에서 출력 신호를 입력 신호와 동기화할 수 있는 회로이다. 즉, 시스템이 잠금 상태 (또는 동기화 상태) 에 들어간 후 발진기의 출력 신호와 입력 신호 사이의 위상 차는 0이거나 일정하게 유지된다.자물쇠 링은 많은 우수한 특성을 가지고 있기 때문에 고성능 프로세서 시계의 생성과 분배, 시스템 주파수 합성과 변환, 자동 주파수 조정 추적, 디지털 통신에서의 비트 동기화 추출, 자물쇠, 자물쇠 배주파수 주파수 분할 등에 광범위하게 응용될 수 있다.

이 문서에서는 지연 잠금 루프 DLL(delay locked loop DLL)의 설계를 제공합니다.실제로 PLL은 피드백 클럭 신호와 입력 클럭 신호를 모니터링하기 위해 주로 포토레지스터와 필터를 사용한 다음 발생하는 전압차를 이용하여 압력 제어 발진기를 제어하여 입력 클럭과 유사한 신호를 생성하여 최종적으로 주파수를 잠그는 목적을 달성한다.DLL은 입력 클럭과 피드백 클럭 사이에 지연 펄스를 삽입하여 두 클럭의 상승이 정렬될 때까지 정렬하는 기능을 하며, 동기화할 때 클럭 펄스 가장자리와 피드백 펄스 가장자리를 정렬할 때 슬라이스의 지연 자물쇠 링 DLLL을 모두 잠글 수 있습니다.시계가 잠긴 후에는 회로가 더 이상 조정되지 않으며 두 시계 사이에도 차이가 없습니다.이러한 방식으로 슬라이스의 지연 잠금 고리는 DLL 출력 클럭을 사용하여 클럭 할당 네트워크로 인한 시간 지연을 보상함으로써 클럭 소스와 로드를 효과적으로 향상시킵니다.사이의 시간 지연.우선 지연선은 발진기보다 소음의 영향을 덜 받는다.이는 파형에서 손상된 과0점이 지연선 끝에서 사라지고 진동 회로에서 재순환하면서 더 많은 지연 시간이 발생하기 때문입니다. 둘째, 지연 시간은 DLL의 제어 전압 변화 범위 내에서 빠르게 변화합니다. 즉, 전달 함수는 단순히 VCDL의 이득 KBCDL과 같습니다.간단히 말해서, PLL에 사용되는 발진기는 불안정성과 위상 오프셋 누적을 가지고 있으며, 보정 클럭이 네트워크의 시간 지연을 단독으로 초래할 때 PLL의 성능을 떨어뜨리는 경향이 있습니다.따라서 DLL은 PLL보다 안정성과 안정성이 우수합니다.

– PCB 교정을 위한 전체 회로 구조 설계

시계가 공백을 차지하는 안정적인 회로의 전체 구조는 그림 1의 점선틀과 같다.입력 버퍼 앰프 A, 스위치 K1, K2 및 지연 잠금 루프(DLL)로 구성됩니다.

샘플링 클럭 주파수가 DLL 작업 한계의 하한선보다 낮을 때 K1과 K2를 스위치하여 위로 닫으면 DLL이 우회합니다.DLL은 K1과 K2를 아래로 닫는 스위치를 켤 때 작동을 시작하고 입력 시계 신호의 위상을 조정해 입력 시계를 만든다. 점유율은 50% 에 가깝고 떨림은 0.5ps 미만이다.

– PCB 지연 방지 잠금 루프(DLL)

지연 잠금 루프 (DLL) 는 일반 잠금 루프 (PLL) 와 유사한 구조로, 압제 발진기 대신 압제 지연선 (VCDL, 전압 제어 지연선) 을 사용한다는 점이 다르다.그 구조도는 그림 2와 같다.공통 DLL에는 위상 검출기, 전하 펌프 회로, 루프 필터 및 VCDL 등 네 가지 주요 모듈이 포함됩니다.압력 제어 지연선은 일련의 직렬된 압력 제어 지연 가변 전원으로 형성된 회로 체인으로 그 출력 신호는 입력 신호의 지연 ntd이다.압력 제어 지연선의 입력과 출력은 위상 검출기로 보내져 비교되고, 링을 잠그면 둘 사이의 위상 차이를 한 주기 (동일 비교) 또는 반 주기 (반상 비교) 에 잠그고, 각 지연. 셀의 지연 시간은 T/n 또는 T/2n이며, 여기서 n은 지연의 급수입니다.

DLL의 위상 검출기는 위상 오차를 인식하고 전압 발진기의 출력 주파수를 제어하기 위해 전하 펌프의 오차를 조정하는 기능을 합니다.흔히 볼 수 있는 위상 검출기의 특성은 여현, 톱니 및 삼각형이다.감상기는 아날로그 감상기와 디지털 감상기 두 종류로 나눌 수 있다.주요 지표는 다음과 같습니다.

(1) 위상 체크 특성 커브.즉, 위상 검출기의 출력 전압은 입력 신호의 위상차에 따라 달라진다.이 특성은 선형적이고 넓은 선형 범위를 요구합니다.

(2) 위상 감지 민감도.즉, 단위 위상 차이로 인해 발생하는 출력 전압의 단위는 v/raJ입니다.이상적인 위상 탐지기의 위상 판별 감도는 입력 신호의 폭과 무관하게 해야 한다.위상 판별 특성이 비선형일 경우 일반적으로 점 Pt = 0의 민감도로 정의됩니다.

(3) 위상 감지 범위, 즉 출력 전압이 위상 차에 따라 단조롭게 변화하는 위상 범위.

(4) 위상 검출기의 작업 주파수.

DLL의 전하 펌프는 실제로 위상 차와 과전 후진을 전류로 변환한 다음 1 단계 콘덴서의 포인트 역할을 통해 제어 전압으로 변환한 다음 이 피드백 제어 전압을 사용하여 지연 시간을 제어하는 전하 스위치입니다.필요한 위상 지연을 위해

DLL에는 두 가지 기능이 있습니다. 하나는 공백 비율을 감지하는 것입니다.다른 하나는 시계의 떨림을 감지하는 것입니다.지연 잠금이 클럭 주기의 50% 이기 때문에 위상 검출기 (PDF) 가 50% 이상의 점유율을 감지하면 전하 펌프 (CP) 가 상승하여 점유율을 줄이고 그 반대로 하락하여 점유율을 증가시킵니다.

이상은 PCB 교정을 위한 고정밀, 고속 A/D 동글 시계 안정 회로의 설계를 소개했다.Ipcb는 PCB 제조업체 및 PCB 제조 기술에도 제공