전자 설계 - 이더넷 인터페이스 회로용 PCB 보드 설계

이더넷 인터페이스 회로의 PCB 보드 설계는 다음과 같습니다.

현재 사용되는 네트워크 인터페이스는 모두 이더넷 인터페이스이며 현재 대부분의 프로세서는 이더넷 포트를 지원합니다.현재 이더넷은 속도에 따라 주로 10M, 10/100M, 1000M 세 종류의 인터페이스가 있다.10M 어플리케이션은 거의 없으며 기본적으로 10/100M으로 대체됩니다.현재 우리 제품의 이더넷 인터페이스 유형은 주로 이중 권선 RJ45 인터페이스를 사용하며 기본적으로 산업 제어 분야에 사용됩니다.산업 제어 분야의 특수성 때문에, 우리는 이더넷 설비의 선택과 PCB 설계 방면에서 상당히 성숙했다.하드웨어의 관점에서 볼 때, 이더넷 인터페이스 회로는 주로 MAC(미디어 액세스 컨트롤러) 제어와 물리적 계층 인터페이스(물리적 계층, PHY)로 구성된다.대부분의 프로세서는 이더넷 MAC 제어를 포함하지만 물리적 계층 인터페이스를 제공하지 않기 때문에 이더넷 액세스 채널을 제공하기 위해 외부 물리적 칩이 필요합니다.이렇게 복잡한 인터페이스 회로에 직면하여 나는 모든 하드웨어 엔지니어들이 하드웨어 회로가 어떻게 PCB 회로 기판에서 구현되었는지 알고 싶어한다고 믿는다.

PCB의 설계는 기본적으로 이 테두리에 따라 배치하고 배선한다.다음은 이 상자도를 사용하여 이더넷 인터페이스 회로의 레이아웃과 케이블 연결 요점을 자세히 설명하겠습니다.

1. 네트워크 포트 커넥터에 통합되지 않은 네트워크 포트 동글의 참조 회로 PCB 설계 레이아웃 및 다이어그램.다음 그림 2는 이더넷 회로의 레이아웃과 케이블 연결에 주의해야 할 요점을 보여 줍니다.

a) RJ45와 변압기 사이의 거리는 가능한 한 짧아야 합니다.크리스털 발진기는 인터페이스, PCB 에지 등 고주파 부품, 흔적선 또는 자성 부품에서 멀리 떨어져 있어야 한다.PHY 레이어 칩과 변압기 사이의 거리는 가능한 한 짧아야 하지만 때로는 전체 레이아웃을 고려할 때 더 충족하기 어려울 수도 있지만 그들 사이의 최대 거리는 약 10~12cm입니다.장비 배치의 원칙은 일반적으로 신호 흐름에 따라 배치하고 사방을 돌아다니지 않는 것입니다.

b) PHY 레이어 칩의 전력 필터는 칩의 요구에 따라 설계되었습니다.일반적으로 각 전원 공급 장치 끝에 디커플링 커패시터를 배치합니다.그것들은 신호에 저임피던스 경로를 제공하여 전원과 접지 평면 사이의 공명을 감소시켜 콘덴서가 디커플링과 바이패스 역할을 발휘하도록 할 수 있기 때문에 디커플링과 바이패스 콘덴서의 콘덴서, 흔적선, 과공과 용접판으로 구성된 링 면적이 가능한 한 작고 인라인 감전이 가능한 한 작도록 확보해야 한다;

C) 네트워크 포트 변압기 PHY 계층 칩 측면의 중심에서 바닥으로 머리를 뽑는 필터 콘덴서는 가능한 한 변압기 핀에 접근하여 가장 짧은 지시선과 최소한의 분포 감각을 확보해야 한다;

D) 네트워크 포트 변압기 인터페이스 측면의 공통 모드 저항과 고압 콘덴서가 중심 흡입기에 가깝고 접선이 짧고 두껍다 (☎ 15mil);

E) 변압기의 양쪽은 모두 접지가 필요하다. 즉, RJ45 커넥터와 변압기의 2차 코일은 별도의 격리 접지를 사용하는데, 격리 구역은 100mil보다 크며, 이 격리 구역 아래에는 전원과 접지층이 없다.이러한 분할 과정은 초급과 차급 사이의 격리를 실현하기 위한 것이며, 제어원으로부터의 간섭은 참조 평면을 통해 차급으로 결합한다;

F) 표시등의 전원 코드와 구동 신호선이 서로 인접하여 루프 면적을 최소화합니다.표시등과 차등선은 필요에 따라 분리해야 하며 둘 다 충분한 거리를 유지해야 합니다.공간이 있으면 GND로 분리할 수 있습니다.

G) GND와 PGND를 연결하는 데 사용되는 저항기와 콘덴서는 접지 분할 영역에 배치해야 합니다.

2.이더넷 신호선은 차분대(Rx ±, Tx ±) 형태를 취한다.차동 선로는 비교적 강한 공통 모델 억제 능력과 비교적 강한 방해 저항 능력을 가지고 있다.그러나 잘못 연결되면 심각한 신호 무결성을 가져올 수 있습니다.성 문제.다음은 차등선의 처리 요점을 하나씩 살펴보겠습니다.

A) Rx ±, Tx ± 차분 쌍을 우선적으로 그리며, 가능한 한 차분 쌍의 평행, 등장, 단거리를 유지하여 구멍과 교차를 피한다.핀의 분포, 오버홀 및 경로설정 공간 등의 요인으로 인해 차등선의 길이가 일치하지 않을 가능성이 높으며, 시퀀스가 오프셋되고 공통 모드 간섭이 도입되어 신호 품질이 저하됩니다.따라서 라인 길이가 일치하도록 차등 쌍의 미스매치를 보상할 필요가 있습니다.길이 차는 보통 5mil 이내로 조절됩니다.보상 원칙은 길이 차이를 보상하는 것입니다.

B) 속도 요구가 높을 경우 Rx ±, Tx ± 차등대에 대한 임피던스 제어가 필요하며, 일반적으로 임피던스 제어는 100 ± 10% 입니다.

C) 차분 신호단 접저항 (49.9 섬, 일부 PHY 층 칩은 없을 수 있음) 은 PHY 층의 Rx와 Tx 핀에 접근해야 통신 케이블의 신호 반사를 더 잘 제거할 수 있습니다.

D) 차등 쌍의 필터 콘덴서는 대칭적으로 배치해야 합니다. 그렇지 않으면 차등 모드가 공통 모드로 변환되어 공통 모드 노이즈를 유발할 수 있습니다. 또한 경로설정할 때 단절선이 없어야 고주파 노이즈를 잘 억제할 수 있습니다.

이더넷 신호선은 차분대(Rx ±, Tx ±) 형태를 취한다.차동 선로는 비교적 강한 공통 모델 억제 능력과 비교적 강한 방해 저항 능력을 가지고 있다.그러나 잘못 연결되면 심각한 신호 무결성 문제가 발생할 수 있습니다.

3. 변압기를 커넥터에 통합하는 이더넷 회로의 PCB 레이아웃과 배선은 비통합 이더넷 회로보다 훨씬 간단하다.

이더넷 레이아웃과 경로설정은 대략 다음과 같아야 합니다.양호한 PCB 설계 레이아웃과 배선은 회로 성능을 보장할 뿐만 아니라 회로 성능도 향상시킬 수 있다.작가의 수준은 한계가 있다.만약 당신이 그것이 부족하다면, 나를 바로잡아 주세요.