전자 설계 - EMI를 억제하는 PCB 계층형 스태킹 설계

EMI 문제를 해결할 수 있는 여러 가지 방법이 있습니다.현대 EMI 억제 방법에는 EMI 억제 코팅, 적합한 EMI 억제 부품 선택, EMI 시뮬레이션 설계가 포함됩니다.이 글은 가장 기본적인 PCB 레이아웃에서 시작하여 EMI 방사선을 제어하는 PCB 계층형 스택의 역할과 설계 기술을 논의했다.

전원 버스

IC의 전원 핀 근처에 적절한 용량의 콘덴서를 적절히 배치하면 IC 출력 전압 홉이 빠르게 변경됩니다.그러나 문제는 여기서 끝나지 않았다.콘덴서의 주파수 응답이 제한되어 있기 때문에 콘덴서는 전체 주파수 대역에서 IC 출력을 깨끗하게 구동하는 데 필요한 고조파 출력을 생산할 수 없다.또한 전원 버스에서 형성된 순간적 전압은 디커플링 경로의 전감에서 전압 강하를 형성하며 이러한 순간적 전압은 주요 공통 모드 EMI 간섭원입니다.우리는 이 문제들을 어떻게 해결해야 합니까?

우리 회로 기판의 IC의 경우, IC 주변의 전력 계층은 이산 콘덴서에서 누출된 에너지의 일부를 수집하여 청정 출력에 고주파 에너지를 제공하는 뛰어난 고주파 콘덴서로 간주될 수 있습니다.또한 양호한 출력층의 감응은 작아야 하기 때문에 감응으로 합성된 순간적 신호도 작아 공통모드 EMI를 낮춘다.

물론 전원 계층과 IC 전원 핀들 사이의 연결은 가능한 한 짧아야 합니다. 디지털 신호의 상승 추세가 점점 빨라지고 있기 때문에 IC 전원 핀이 있는 용접판에 직접 연결하는 것이 좋습니다.이것은 단독으로 토론해야 한다.

공통 모드 EMI를 제어하려면 전력 평면이 디커플링에 도움이 되고 충분히 낮은 전기 감각을 가져야 합니다.이 동력 평면은 반드시 정교하게 설계된 동력 평면이어야 한다.누가 물어볼지도 몰라요, 얼마나 좋아요?이 질문에 대한 대답은 전원 공급 장치의 계층, 계층 간의 재료 및 작동 빈도 (즉, IC 상승 시간의 함수) 에 달려 있습니다.일반적으로 전력층의 간격은 6mil이고 중간층은 FR4 재료이며 전력층의 평방인치당 등효용량은 약 75pF이다.분명히 층 간격이 작을수록 용량이 커진다.

상승시간이 100~300ps 사이인 부품은 많지 않지만 현재 IC 개발속도에 따라 상승시간이 100~300ps 범위인 부품이 높은 비율을 차지할 것으로 보인다.상승시간이 100~300ps인 회로의 경우 3mil 계층 간격은 더 이상 대부분의 응용프로그램에 적용되지 않습니다.당시 FR4 개전 재료 대신 층간 간격이 1밀보다 작은 층화 기술을 사용하고 고개전 상수를 가진 재료를 사용해야 했다.이제 세라믹과 세라믹 플라스틱은 100 ~ 300ps 상승 시간 회로의 설계 요구 사항을 충족시킬 수 있습니다.

미래에는 새로운 재료와 새로운 방법이 사용될 수 있지만 오늘날 흔히 볼 수 있는 1~3ns 상승 시간 회로, 3~6mil 층 간격 및 FR4 전매체 재료의 경우 일반적으로 고급 고조파를 처리하고 순간 신호를 충분히 낮출 수 있다. 즉, 공통 모드 EMI는 매우 낮게 낮출 수 있다.이 문서에서 제시된 PCB 계층형 스태킹 설계 예는 3 ~ 6밀의 귀 간격을 가정합니다.

전자기 차폐

신호 흔적선의 관점에서 볼 때, 좋은 계층화 전략은 모든 신호 흔적선을 한 층 또는 몇 층 위에 놓는 것이어야 하며, 이러한 층은 전원 층이나 접지층에 바짝 붙어 있어야 한다.전원 공급 장치의 경우 전원 계층이 접지층과 인접하고 전원 계층과 접지층 사이의 거리가 가능한 한 작아야 합니다.이것이 바로 계층화 전략입니다.

PCB 스태킹

EMI를 차단하고 억제하는 데 도움이 되는 스태킹 정책은 무엇입니까?다음 계층형 스태킹 시나리오는 전원 공급 장치의 전류가 단일 레이어에서 흐르고 단일 전압 또는 여러 전압이 같은 레이어의 다른 부분에 분산되어 있다고 가정합니다.여러 전력 계층에 대한 자세한 내용은 나중에 설명합니다.

4층판

4 레이어의 설계에는 몇 가지 잠재적인 문제가 있습니다.우선 두께가 62밀이인 전통적인 4층판은 신호층이 외층에 있고 전원층과 접지층이 내층에 있어도 전원층과 접지층 사이의 거리가 여전히 너무 크다.

비용 요구사항이 최우선인 경우 다음 두 가지 기존 4 계층 구조 대안을 고려할 수 있습니다.이 두 가지 솔루션은 EMI 억제 성능을 향상시킬 수 있지만 보드의 구성 요소 밀도가 충분히 낮고 구성 요소 주위에 충분한 면적의 응용 프로그램 (필요한 전원 구리 레이어 배치) 에만 적용됩니다.

첫 번째는 선호 솔루션입니다.PCB의 바깥쪽은 접지층이고 가운데 두 층은 신호/전원층이다.신호층의 전원은 넓은 선으로 배선하여 전원 전류의 경로 임피던스를 낮게 할 수 있으며 신호 마이크로밴드 경로의 임피던스도 낮게 할 수 있다.EMI 제어 측면에서 볼 때, 이것은 현재 가장 좋은 4층 PCB 구조이다.두 번째 시나리오에서는 바깥쪽은 전원과 접지를 사용하고 가운데 두 층은 신호를 사용한다.기존 4 계층 패널에 비해 향상이 적고 계층 간 임피던스가 기존 4 계층 패널과 동일하게 떨어집니다.

만약 당신이 흔적선의 저항을 통제하려면 상술한 쌓기방안은 반드시 아주 조심스럽게 흔적선을 전원과 접지 동도 아래에 배치해야 한다.또한 전원 또는 접지층의 구리 섬은 직류 및 저주파 연결을 보장하기 위해 가능한 한 상호 연결해야 합니다.

6층판

어셈블리 밀도가 4 레이어에서 상대적으로 높으면 6 레이어가 가장 좋습니다.그러나 6층판 설계의 일부 스택 방안은 전자장을 차단하기에 부족하며 전원 버스의 순간적 신호를 낮추는 데 큰 영향을 미치지 않는다.

일반적인 고성능 6 레이어 설계는 일반적으로 1 층과 6 층을 접지층으로, 3 층과 4 층을 전원 및 접지에 사용합니다.전원 계층과 접지층 사이의 중간에 두 개의 이중 마이크로밴드 신호선 계층이 있기 때문에 EMI 억제 능력이 우수하다.이 설계의 단점은 라우팅 레이어가 두 개밖에 없다는 것입니다.앞에서 설명한 바와 같이 외부 흔적선이 짧고 흔적선이 없는 구역에 구리를 깔면 전통적인 6층판을 사용해도 같은 쌓기를 실현할 수 있다.

또 다른 6계층 레이아웃은 신호, 접지, 신호, 전원, 접지 및 신호로 고급 신호 무결성 설계에 필요한 환경을 구현할 수 있습니다.신호층은 접지층과 인접해 있고 전력층과 접지층이 쌍을 이루고 있다.분명히 단점은 레이어의 스택이 불균형하다는 것입니다.

이것은 보통 제조업에 폐를 끼칠 수 있다.이 문제의 해결 방안은 세 번째 층의 모든 빈 공간을 구리로 채우는 것이다.구리를 채운 후 세 번째 층의 구리 밀도가 전원 또는 접지층에 가까우면 이 판은 구조적 균형의 회로 기판으로 엄격히 계산할 수 없습니다.구리 충전 영역은 전원 또는 접지에 연결되어야 합니다.연결 구멍 사이의 거리는 여전히 1 / 20 파장이며 어디에서나 연결할 필요가 없을 수도 있지만 이상적으로 연결해야 합니다.

요약

회로 기판 설계에서 회로 기판의 두께, 구멍 통과 공정 및 층수는 문제 해결의 열쇠가 아닙니다.뛰어난 계층형 스택은 전원 버스의 바이패스 및 디커플링을 보장하고 전원 또는 접지층의 순간적 전압을 최소화하기 위한 것입니다.그리고 신호와 전원 전자장을 차단하는 열쇠.이상적인 경우, 신호 라우팅 층과 반환 접지 층 사이에는 절연 격리 층이 있어야 하며, 쌍을 이루는 층 간격 (또는 한 쌍 이상) 은 가능한 한 작아야 한다.이러한 기본 개념과 원리를 바탕으로 설계 요구를 항상 만족시킬 수 있는 회로 기판을 설계할 수 있다.IC는 상승 시간이 짧고 더 짧기 때문에 이 문서에서 다루는 기술은 EMI 차폐 문제를 해결하는 데 필수적입니다.