精密PCB製造、高周波PCB、高速PCB、標準PCB、多層PCB、およびPCBアセンブリ。
ディスプレイ技術の連続開発, 真のカラーLCDディスプレイは、高解像度の利点を有するPCB基板埋込型ディスプレイシステムの重要な位置を徐々に占有する, ハイコントラスト, 高精細. 現在, PCB内蔵プラットフォームに基づくLCDコントローラの設計と開発を実現する2つの方法がある. しかし, これら2つの実装の両方に欠点がある. 組み込みコントローラの使用によって負担が増加します プリント配線板プロセッサ 表示フレームレートを制限する. 外部PCB制御装置は高価ではない, しかし、また、非常に特異的, どちらが難しい. 液晶画面の異なるタイプに適応.
この問題に基づいて，アームとfpgaに基づくlcdコントローラの設計方式を提案した。一方，この設計方式は，ビデオメモリの書込みレートを増加でき，linux os上のフレームバッファデバイスを操作することにより，プロセッサ上の負担を軽減できる。一方，fpgaは液晶コントローラの設計を実現するために開発されており，短い開発サイクル，低消費電力，フレキシブルな携帯性を有し，小型・中規模の液晶画面に適用できる。
システムは，主にマイクロコントローラ，fpga（lcdコントローラ），記憶装置，周辺インタフェイスからなる。システムのブロック図を図1に示す。
このシステムの動作プロセスは、FPGA内部にタイミング生成回路により生成されるタイミング制御信号の働きにより、LCDコントローラは、ディスプレイに必要なデータをフレームバッファインターフェースを介してマイクロコントローラから読み出し、ディスプレイバッファSRAMに格納する。同時に、LCDディスプレイは、表示用メモリSRAMから表示データを読み出し、データ形式変換回路を介してリアルタイムでデータ情報を直接表示する。
液晶コントローラはfpgaに基づいて実装されている。このプログラムは、AlteraのCVClone（ハリケーン）シリーズEPLC 6 Q 240を使用します。FPGAは高速データ伝送I／Oインタフェースを有し、高速ディスプレイメモリの読み出しレートを実現でき、LCDディスプレイのフレームレートを大幅に向上させることができる。同時に、FPGAは複雑な論理演算を実行して、複雑な制御タイミングを提供できるプログラマブル論理装置である。液晶ディスプレイは、LQ 035 Q 3 DG 01タイプTFT - LCD液晶ディスプレイを採用します、解像度は320回です；240および画像信号はRGBフォーマットである。
SRAMは、読み出し速度および書き込み速度が高いので, このディスプレイキャッシュPCB基板設計スキームは、512 KBの容量と、約10 nsのリードおよびライト速度で、IS 61 LV 51216 AL SRAMの1個を使用する. 表示される画像のサイズは125 KB (320x240x2/l024), ディスプレイメモリに対するFPGAの読み出しおよび書き込み速度は約200 nsである, システム要件を満たす.
コントローラにより設計されて、開発される主制御装置は、MCUとしてatmelのAT 9 LRM 9200（9200と略される）を採用します。PCBプロセッサは、動作周波数180 MHzのARM 920 Tコアに基づいている。パフォーマンスは200 mi / sに達することができます、そして、システムはオープンソースLinux OSを採用します。しかし、ARM 9は、システムの制御端末として、情報収集、処理、外部通信などのタスクを完了する必要がある。LCDコントローラもディスプレイのためのメモリーからデータを読み出す場合、これはプロセッサに負担をかけて、ディスプレイキャッシュを減らす。データの読み出し速度は、LCDのリアルタイム表示に影響する。そこで，ここでは，ディスプレイメモリからデータを読み出す速度を大幅に向上させ，ディスプレイシステム全体のリアルタイム性能を向上させる，linux osのフレームバッファインタフェイスに基づくアプリケーション方法を提案した。図3はAT 91 RM 9200インタフェース回路接続を示します。
システムのソフトウェア設計は，fpgaに基づくlcdコントローラ設計と，linux os上のフレームバッファドライバ設計の二つに分けられる。
この設計のLCDコントローラは、主にキャッシュリード、ライト、MCUインタフェース、LCDタイミング制御などのモジュールで構成される。
TFT−LCDディスプレイの原理によれば、ディスプレイに必要な主制御信号は、画素クロック信号、ライン／フィールド同期PCB信号及びイネーブル信号を含む。この方式の表示画面の解像度は320 x 240であり、LCDディスプレイのリフレッシュ周波数を60 Hzとする、すなわち、フィールド同期信号（Vsync）を60 Hzとする必要がある。ライン同期信号からなり、ライン同期信号の周期は1／（60×240）Sであり、ライン同期信号（HSYNC）は15 kHzである。同様に、画素クロック信号（CK）は5 MHzである。
FPGAのビルトイン位相同期ループIPモジュール（PLL）は、FPGA 50 MHzクロック信号FSELEL CLKを10 MHzに5 MHz画素クロック信号に分割するために使用される。ステートマシン法は、Verilogハードウェア記述言語を伴うタイミング制御モジュールを設計するために用いる。そして、それはPCB制御信号vsync、hsyncおよびenabを提供する。そして、それはLCDのためのタイミング必要条件を満たす。PCB設計が完了した後、Quatusli環境でタイミングシミュレーションが完了し、得られたシミュレーション結果はタイミング要件を満たす。
SRAMはビデオメモリモジュールである. それは見ることができる PCBデータ LCDコントローラおよびマイクロコントローラ間の伝送は、アーム・クロックの制御の下で読みとられる, LCDスクリーンは、画素クロック信号CKの制御の下でSRAMからデータを読み出す . 問題をめざして プリント基板データ異なるクロックドメイン間の伝送, この解は、非同期FIFOを完成するためにFPGA設計を採用する.
