- 高周波基板PCB配線優先順位

半導体産業の急速な発展, ますます高速化, 高機能, 最新の自動車オーディオのシステム設計に高精度パッケージ化デバイスを適用する, 電子航法システムにおける200 MHz以上の周波数を持つ高速DDRの使用,基板PCBデザイナー設計目標を達成するために厳密なタイミングマッチングを達成することが要求される, 波形のシグナル・インテグリティを満たすためのSIおよび電磁干渉（EMI）設計ルール。

設計要件の厳しさによると、最も重要な信号線から始めます。

データアドレス/コマンド

CLK差動信号の配線方法

DDR 200で使用されるCLK差動信号については、配線注意点は以下の通りである。

1.微分インピーダンスは100アンペアである。

2.差動対CLK及びCLKは、同じ長さで配線する必要があるが、長さはあまり長くはならない。

3.すなわち、CLK（A−B−C 1−D 1）＝CLK（A−B−C 1−D 2）＝CLK（A−B−C 2−D 3）＝CLK（A−B−C 2−D 4）3.6データのグループの配線方法を示す。

注意点基板pcb配線次のようになります。

1.a . a . a . c . pからuまでのすべてのd , tの信号の長さは同一でなければならない( IE - B - Cセクション)。

2.等長配線の誤差は、同一ビット列と各ビット群の誤差に応じて制御することができる。

アドレス/コマンドの配線方法

アドレス／コマンドグループによって選択された配線トポロジーがマークされる。配線注意点は以下の通りである。

1.トータル配線長（a−b−c−d）は長さが等しく、CLKの長さ誤差はある範囲内で制御される。

2.区間D（D 1、D 2、D 3、D 4）の配線長は等しくなければならない。

等長配線の設計法

データ・グループ、アドレス・コマンド・グループ等のネットワーク・ケーブルの等長制御を実現するために、曲線（または矩形線）配線方法を使用することができる。しかし、曲線の長さが長すぎるか、あるいは曲線間の幅DMが短すぎると、信号の伝送遅延が電磁界間の結合による期待時間よりも短くなり、信号を受信端に早送りして不等信号伝送の現象を引き起こす。

電源・グランドの配線方法

DDR 200で使用される電源は2.5 V、3.3 V、VREF、VTTなどである。

1.入力バッファの基準電圧としてVrefを用い、他の信号からのノイズを回避する。同じ層の信号と、隣接する上層と下層との間の結合間の結合に、配線時に同時に注意を払う。VTT（端子電圧）との相互干渉を避ける。特に、本実施例の積層構造においては、第3層目のCLK線との層間結合の効果に着目する必要がある。

2.VTTの配線インピーダンスを低減し、配線幅をできるだけ大きくするためには、電力面の配置を推奨する。

結論

このテキストはPCB基板設計 DDR 200の動作原理に基づく機器の高性能化手法. 現代, DDR 2とDDR 3がデジタル回路に出現した. この記事のデザインアイデアと高速信号配線方法があなたのデザインに役立つことを願っています.