PCB技術 - PCB EMI設計規範手順の紹介

PCB EMI設計仕様手順

1.IC電源処理

1.1）各IC電源PINに0.1 UFデカップリングキャパシタがあることを確認する。BGAチップについては、BGAの四隅に0.1 UFと0.01 UFのコンデンサが8個ある。特に、トレース用の電源にVTTなどのフィルタコンデンサを追加することに注意してください。これは安定性に影響を与えるだけでなく、EMIにも大きな影響を与える。

2クロック線の処理

2.1）まずクロックラインを実行することをお勧めします。

2.2）周波数が66 M以上のクロック線に対して、各線のビア数は2個を超えてはならず、平均値は1.5個を超えてはならない。

2.3）周波数が66 M未満のクロック線について、各線のビア数は3個を超えてはならず、平均2.5個を超えてはならない

2.4）長さが12インチを超えるクロック線の場合、周波数が20 Mを超える場合、ビアの数は2つを超えてはならない。

2.5）クロック線にビアがある場合、ビアの隣接する位置の第2層（接地層）と第3層（電源層）の間にバイパスキャパシタを追加して、クロック線が変化した後に参照層が変化することを確保する。高周波電流（隣接層）のループは連続している。バイパスキャパシタが存在する電力層は、ビアが通過する電力層であり、できるだけビアに近接しなければならない。バイパスキャパシタとビア間の最大距離は300 MILを超えてはならない。

2.6）原則として、すべての時計線は離島を通過できない。以下は4種類の島を渡るシーンです。

2.6.1）動力島と動力島の間に交差島が出現する。このとき、クロックケーブルはレイヤ4の背面に配線され、レイヤ3（電源レイヤ）には2つの電源アイランドがあり、レイヤ4はこの2つのアイランドを通過しなければなりません。

2.6.2）動力島と地上島の間に交差島が出現する。このとき、クロック回路は第4層の裏面にあり、第3層（電力層）の電力島の中間に地島があり、第4層はこの2つの島を横断しなければならない。

2.6.3）土島と地層の間に十字島が現れる。このとき、クロック線路は第1層上にあり、第2層（接地層）の中間に接地島があり、第1層の配線は接地島と交差しなければならない。これは接地線が中断されたことに相当する。

2.6.4）時計線の下に銅がない。条件が限られていれば、島にすぎず、周波数が66 M以上のクロック線が島にすぎないことを保証することはできない。周波数が66 M未満のクロック線が島を通過する場合は、ミラーパスを形成するためにデカップリングキャパシタを追加する必要があります。2つの電源アイランドの間に0.1 UFキャパシタを配置し、アイランドのクロックラインに近づけます。

2.7）2つの通過孔と1つの通過島の選択に直面した場合、1つの通過島を選択する。

2.8）クロック線はI/O側板の縁から500 MIL以上離れていなければならず、I/O線と並んで運転してはならない。不可能な場合は、クロック線とI/Oポート線の間の距離は50 MILより大きくなければなりません。

2.9）時計線が第4層上にあるとき、時計線の基準層（電源平面）は時計の電源平面に電力を供給しようとする。他の電力平面を参照するクロックは少ない方が良い。また、周波数は66 M以上である。クロック線の基準電力平面は3.3 V電力平面でなければならない。

2.10）クロック線の線間隔は25 MILより大きくなければならない。

2.11）クロック線が接続されている場合、入線と出線はできるだけ遠くにあるべきである。

2.12）クロック線がBGAと他のデバイスに接続されているとき、クロック線がレイヤを変更する場合は、BGA下のビアをできるだけ避ける。

2.13）AUDIO CODECのAC _ BITCLK、特にFS 3-FS 0を含むすべてのクロックを無視しないように、各クロック信号に注意する。名前からして時計ではありませんが、実は時計なので気をつけましょう。

2.14）クロックチップのプルアップ抵抗器とプルダウン抵抗器はできるだけクロックチップに近づくべきである。

3.I/Oポート処理

3.1）PS/2、USB、LPT、COM、SPEAK OUT、GAMEを含む各I/Oポートは1つの接地に分けられ、一番左と一番右はデジタル接地に接続され、幅は200 MIL以上または3つのビアに接続されている。他の場所と接続しないでください。デジタル接続。

3.2）COM 2ポートがピン型の場合は、できるだけI/O接地に近づけるようにしてください。

3.3）I/O回路EMI装置はできるだけI/O SHIELDに近い。

3.4）I/Oポートにおける電源層と接地層はそれぞれ孤島であり、底層と最上階は地面に敷設され、信号は孤島を通過してはならない（信号線は直接ポートから抜き出し、I/Oポートは長距離ルートを行わない）。

4.いくつかの注意事項

A.設計エンジニアはPCB EMI設計規範を厳格に遵守しなければならない。EMIエンジニアは検査を行う権利がある。PCB EMI設計規範に違反してEMIテストに失敗した場合、責任は設計エンジニアが負う。

B.EMIエンジニアは設計規範に責任を負い、PCB EMI設計規範を厳格に遵守しているが、EMIテストは依然として失敗している。EMIエンジニアはソリューションの提供を担当し、PCB EMI設計仕様にまとめています。

C.EMIエンジニアは周辺ポートごとのEMIテストを担当し、テストを逃してはならない。

D.各設計エンジニアは設計規範に対して提案と質疑を行う権利がある。EMIエンジニアは質問に答える責任を負い、実験で検証した後、設計仕様をエンジニアの提案に追加します。

E.EMIエンジニアはPCB EMI設計のコスト削減と使用するビーズ数の削減を担当しています。