精密PCB製造、高周波PCB、高速PCB、標準PCB、多層PCB、およびPCBアセンブリ。
連続小型化, 精度, 電子製品の高速化,PCB設計 だけでなく、さまざまなコンポーネントの回路接続を完了する必要があります, しかし、高速と高密度によってもたらされる様々な課題も考慮する. 現在, 高速 PCB設計 全体として実践的なデザインスキルになっている PCB設計 産業マスター.
送電線
伝送路の定義は、信号リターン（ある長さの2本のワイヤで構成され、一方は信号伝搬路であり、他方は信号帰還経路である）である。最も一般的な伝送ラインもPCBボード上のトレースです。
デジタル設計における2つの最も一般的な伝送線路はマイクロストリップとストリップラインである。
マイクロストリップ線は、通常、PCBの外層上のトレースを参照し、1つの基準面だけがある。マイクロストリップ線路は2種類ある。埋め込まれた（時々サブマージされた）マイクロストリップラインは単に誘電体の伝送線を埋め込むが、それはまだ1つの基準面しか持っていない。
striplineは2つの参照面の間の内側の層跡を指します。
典型的なPCB伝送線路の概略図
メモ：高速PCB設計、4層プリント配線板以上であれば, ストリップラインを使用してください, つまり、高速信号線は内側の層にルーティングされるべきである, EMIを減らすことができる, EMCと干渉防止能力の強化.
遅延
遅延は、信号がPCBの配線上の限られた速度で送信され、信号が送信端から受信端に送られ、その間に送信遅延があることを意味する。信号の遅延はシステムのタイミングに影響し、伝送遅延は主にワイヤの長さと、配線の周囲の媒体の誘電率に依存する。
高速ディジタルシステムでは、信号伝送路の長さが、クロックパルスの位相差に影響する最も直接的な要因である。クロックパルスの位相差は、同時に発生する2つのクロック信号を参照し、受信端に到達した時刻は同期しない。
クロックパルス位相差は信号エッジ到着の予測可能性を減少させる。クロックパルス位相差が大きすぎると、受信端でエラー信号が発生する。以下の図に示すように、伝送線路の遅延は、クロックパルス周期の重要な部分となっている。
シリアルバス/パラレルバス
高速信号は種々のシリアルバスとパラレルバスで共通である。唯一の場合は、どのようなバスは、どのように高速に実行知っている場合は、配線を開始することができます。
シリアルバスは何ですか。パラレルバスは何ですか。あなたは文字通りの意味から大まかな考えを得ることができます。シリアルはデータがビット単位で送られることを意味し、パラレルはデータをグループ内で送信することを意味します。
並列伝送の最良の例はメモリチップDDRである。データ線D 0〜D 7、DQS、DQMの組を有する。この組の回線は一緒に送信される。エラーが発生しても、データは正しく送信されません。のみ再送信します。
並列データはグループで一緒に送信される, そして、各々のビットは一緒に送られなければなりません. 少しずつ遅れるとは言えない. したがって, 行のグループは等しい長さでなければなりませんPCB配線 .
シリアルデータは異なります。データはビットごとに伝送され、ビット間の接続はない。しかし、シリアルデータは1つずつ送信されるが、長さは等しくなくても1行ではない。高速線は、一般に、差動ライン、すなわち、1つの正および1つの負の2つのラインである。これは、干渉防止性能を向上させるためである。
