PCB技術 - 信号完全性検証事例解析

に関する質問 シグナル完全性 はD私Sですc最もよく使われる cIRcUIT <エー Hrエf="a_Hrエf_0" targエt="_blanケイ" チタンtレ="pcbN板"><エm>板 dESign エンジニア, そして、彼らは果てしなく話します, あなたに c大阪大学c危険な dエsign高速化 cIRcUIT 板Sは. 彼らは、システムのときに clocケイエックスcEDS 50 MHz, 合間cオンヌcについて 板 ウィルイントロcタイミング経路におけるE信号遅延, そして、これらの信号遅延は制限されますc演じるcEの 板-レベル デザイン. また、それらはcあなたにどのように送電線effecTSウィルクエcリーインディードゥc深刻な signアル integritY 問題点cシグナルOSc梅雨, オーバーシュート, アンダーシュート, そして、これらの問題がどのように デザイン騒音公差cEと デザインモノトーンc c終わらないcY princIPLE. . さらに, 登場人物c信号のE cロスストークとELEcトロマグネチc 放射線は深刻なダメージを与えます デザインED cIRcUIT 板.

同じ質問は異なる答えを得るかもしれない. あなたがいるならば cオンタcまだ低速で働いているエンジニアとT cIRcUIT 板 デザイン, 彼らはたいてい無力を見せるために肩をすくめている. 潜在的受動応答の伝統的戦略 signアル integritY 低速の問題 cIRcUIT 板 デザイン 適切な定式化 デザイン cについて デザイン. いつかciアル信号 cハネルズは深刻 signal integritY 問題点cシグナルとして cロスノキまたはELEcトロマグネチc 干渉するce, 通常 デザイン エンジニアは常にsトリcTフィッシcal cAへの行き詰まり cの一部を噴く デザイン または全体でさえ デザイン 自体.

このような解決策は、まだ一時的なニーズを満たすことができる場合でも、設計エンジニアは、このために高い価格を支払わなければならない。制約設計は通常、最終的な製品コストを増加させ、製品の性能を制限する。例えば、設計技術者は、特定の信号相互接続を実現するために適切な位置を見つけることができないので、信号基板層を増加させることができる。しかし、今日の非常に激しい市場競争では、コストを最小限に抑えることができるかどうか、それがユニークな製品のパフォーマンスを提供できるかどうかは、製品の成功や失敗を意味します。

最近，よく知られたネットワーク機器プロバイダからの設計技師は，それらが開発したルータ製品上の回路基板上の信号解析を行うために，革新的なツールセットxtケイを使用した。解析の結果は衝撃的である。回路基板は正常に動作するが、非常に厳しい設計ルールは、回路の整合性問題を回避するために24の回路基板層を必要とする回路基板設計の実施をもたらす。解析結果は設計が重大に制約されていることを示した。実際には、回路基板設計は、処理され実現される8つの回路基板層を必要とするだけであり、同時に、信号完全性問題を妨げない。改善された製品は、回路基板の製造コストだけで200万ドルまで節約できます。

多くの設計技術者は、信号の整合性解析は、もはや高速システム設計の分野では特別な問題ではないことを確認します。信号完全性問題の本当の原因は、システムクロックの増加よりむしろ減少している信号立ち上がり時間および信号降下時間である。ICメーカーの生産プロセス技術の継続的な進歩に伴い、現在の技術レベルは0.25 umプロセスに達した。コンポーネントの生産技術を継続的に改善する時代遅れと古い技術を排除するために使用されます。従来の標準電子部品を先進技術を用いて製造する場合、小型化が可能となり、同時に装置のスイッチング速度がますます向上している。信号の立ち上がり時間と立ち下がり時間は、より速く、より短くなる。

事実上、3年ごとに、トランジスタゲートのサイズは約30 %減少するので、トランジスタのスイッチング速度は約30 %増加する。信号の立ち上がり時間と立ち下がり時間の減少は「潜在的な危機」につながり、最終的には従来の設計プロセスで高速な問題を引き起こす要因とはみなされていないデザインの高速問題につながる。

なぜ、システムクロック周波数の増加ではなく、より速い信号エッジ遷移（より短い信号立ち上がり時間および信号降下時間）が回路基板設計技術者にとって重大で重要な設計課題をもたらしたと言うのか。これは、信号遷移が比較的遅いとき（信号の立ち上がり時間と立ち下がり時間が比較的長い）、パソコンB内の配線を、ある程度高い遅延を有する理想的なワイヤとしてモデル化し、かなり高い精度を保証するためである。機能解析のために、全てのインライン遅延はドライバの出力で集中されることができて、共役差積インライン・セグメントを経たドライバの出力に接続している全てのレシーバの入力端末は、同じシグナルを同時に観察する。波形。

集中遅延パラメータモデルは特別なシミュレーション解析なしに回路挙動を正確に解析できる。集中的パラメータの遅延因子が設計において考慮されるならば，物理的実現は理論解析とシミュレーションに非常に近いことを示した。

信号として cHanges faster (signal rise チタンme and fall time are shortenED), EAch wIRing segment on the cIRcUIT 板 is transformED from an ideal wI再 to a c網目送電線. この時に, 信号の遅延 cオンヌction c集中定数モデルの方法ではもはやドライバの出力端をモデル化しない. この時に, 同じドライバ信号が cオムプレックス PCB cオンヌction, 信号REcEAで考えられますcH・REcエレ・アイヴァーctric味方 cオンヌcTEDは異なる. Not onlY the signal delaY of the entIRe PCB cオンヌction needs to ビー split into the signal delaYs of theIR respec人物 PCB cオンヌcセグメント, しかし、相互影響もc様々な伝送線路のEcEAのTSch PCB cオンヌcセグメントは c正に c包囲された. 高速のためにcTS, それはdiffiですcゴーフォー デザイン エンジニア to predictシグナル cオムプレックス PCB cオンヌctions. したがって, transmission line 分析 is requIRed to determine the acEAの入力における信号の遅延cH・REcダイヴァー.

実用的な経験から、伝送線路の長さがドライバーの立上り時間または立ち下がり時間に対応する有効長の1／6より大きくなると、伝送線路の有効性が現れることが知られている。例えば、設計に使用される部品の立ち上がり時間が1 ns、PCB接続ライン上の信号伝送速度が2 ns／フィートであるとすると、接続線の長さが1インチを超える限り伝送線路効果が現れ、潜在的に高速な回路問題が現れることがある。明らかに、ボード上のすべてのワイヤの長さは1インチ未満です。回路基板はほとんどない。この理解に基づいて，1 nsの立ち上がり時間を持つ部品を設計するとき，設計技術者が高速問題に遭遇することが考えられる。

ICプロセス技術の継続的な更新に伴い、上記の問題はますます悪化している。

今日のシステム設計では、1 nsの立ち上がり時間を持つデバイスが急速に過去のものになっている。pc設計技術者は，40 mhzを超えるクロック速度，100 mhzを超えるバス動作周波数などの複雑なシステム設計を達成するために，立ち上がり時間0 . 5 nsの高性能プロセッサを使用している。これらの設計技術者は既に高速回路設計を経験しており，高速設計における特別な課題を考察する。しかし、高速設計問題がますます普及している。設計技師が新しい製品を設計するために0.25 umのプロセス技術または他の標準的なコンポーネントを持つ新しい世代のFPGAデバイスを使用する限り、これらの高速問題は数多くあります。存在の場合、特定の種類の高速分析が実装されていない場合、設計されたシステムは適切に動作することは困難である。

設計におけるクロック周波数の連続的な加速ではなく、信号遷移は、劣化した設計環境をもたらす。最近よく知られているアメリカのマシンビジョンシステムメーカーで起こった事件については、私は失敗することはできない。これは米国のマシンビジョンシステム（画像検出システム）のよく知られた製造業者である。最近、彼らの回路基板設計技師は非常に奇妙な現象に遭遇した。7年前に成功し、製造され、市場に投入された製品は、非常に安定して確実に動くことができます。しかし、生産ラインからロールオフされた製品は最近問題があり、製品が正しく動作しません。

これは、20 MHzのシステム設計です。高速設計問題を考慮する必要はないようです。設計変更はなく、使用される部品は本来の設計要件と一致している。設計技師は非常に混乱していると感じます：なぜシステムは失敗しますか？どんなデザイン変更なしででも、製造はオリジナルのデザインで同じ電子部品に基づきます。唯一の違いは、使用される電子部品は、今日のIC製造技術の継続的な進歩の主な原因である小型化と高速化を達成した。それで、何がシステムの失敗を引き起こしましたか？

事実は，システムの故障が新しいデバイスプロセス技術によって導入された信号完全性問題に起因することを証明した。これらの問題は、元の検証された比較的低速システムの設計技師によって遭遇されず、考慮すべきではない。信号完全性問題は、異なる方法で表現することができます。タイミングの問題は常に最初に来る。信号立ち上がり時間と立ち下がり時間の短縮は、設計システムのタイミング問題を引き起こす。第2に，伝送線路効果に起因する信号発振，信号オーバシュート，アンダーシュートは，設計システムのフォールトトレランスと単調性に大きな脅威となる。低速システムでは，相互接続遅延と信号振動は，設計エンジニアによってしばしば無視される。しかし、信号の飛躍的な加速とシステムクロック周波数の連続的な向上により、装置間の信号伝送やクロック制御の準備時間が大幅に短縮される。問題の深刻さが急激に増加し，故障の確率も急速に増加している。

高速回路に関するいくつかの問題は非常に深刻ではなく、他のものは破滅的である。例えば、伝送ライン上の信号の前後方向反射の確立によって引き起こされる信号発振は、デバイスの誤トリガを引き起こすことがある（複数のクロック制御）。信号の反射による信号オーバーシュートは、主にタイミングエラーを引き起こし、コンポーネントを損傷することもある。信号の立ち上がり時間が1 nsを下回ると、信号間のクロストークが非常に重要な問題となる。クロストークは、通常、高密度回路基板設計で発生する。同時に、信号は非常に高速にジャンプし、クロストークを形成するためにライン間を結合するのは非常に簡単です。信号立ち上がり時間が1 ns未満では、隣接する信号線に容易に信号中の高調波成分が結合してクロストークが発生する。したがって、回路基板に多数の高速配線信号線がある場合には、このようなシステムが問題となる。高速デバイスの出現により信号の立ち上がり時間は0 . 5 ns以下となり，設計システムの安定性問題と電磁干渉（emi）問題の問題が生じる。データバス上の同時データ変化の頻度が非常に高いときに、電力系統の安定性が生じることができて、それは電源プレーンの大きい揺らぎおよび変動を生じる。システム内の基準面における大きな変動とゆらぎは、設計における信号に影響する。この種のシステム設計は，電力系統設計の慎重な計画と最も合理的な電力系統減結合戦略の選択を必要とする。つの緊密な組み合わせは、電力系統の安定性を確保するための鍵です。高速信号は放射線にもなりやすいので、EMIは設計技師の注目のますます多くなってきており、新しい設計で考慮されなければならない重要な側面となっている。特に今日の電子製品は業界の多くの規制に直面しなければならない。

残念なことに、低速システム設計において、減少した信号立ち上がり時間に起因する潜在的な危機は、設計エンジニアによってしばしば見落とされる。これは設計技師が信号完全性解析を実行したくないが、できるだけそれを避けるためである。本当の危険は、信号完全性問題がまだ不明瞭であるとき、多くの回路基板が処理のために送られるということです。同時に、信号完全性問題自体の予測不可能性のために、信号完全性問題は処理された回路基板の最終的なテストプロセスに現れることができない。そして、製品がエンドユーザーに送り出されるときに、シグナル完全性問題は現れることができる。製品がユーザーサイトで失敗するならば、問題の診断と解決は非常に難しくなります。本当の危険も、より高いNRE（一回のエンジニアリング経費）経費にあります。すべての回路基板の製品設計メーカーは、製品ライフサイクル中にすべてのNREの費用を共有します。回路基板が設計され製造された後、予測不可能な高速信号完全性問題に起因する設計反復は、NREコストを急速に増加させる。

電子製品の設計と生産の分野でよく知られている公理は：繰り返し作業のコストは、設計段階から生産段階まで指数関数的に増加し、一度製品がエンドユーザーサイトに配布された場合、この反復作業のコストは高くなります。したがって、デザインと生産プロセスの間に正常に動作することができる任意のボードレベルのデザインは、ユーザーサイトに送信された後に製品に問題がある場合は、従来の高速デザイン分野での問題を見つけて解決するために設計技師の旋風の予想と比較して、製品開発が進行しているコスト構造は、より大きなリスクをもたらす。これらのコストは、大量の繰り返し作業によって引き起こされる膨大なコストだけでなく、ユーザーの不満や信頼の喪失を反映している。上記の問題は、生産プロセスにこだわることからシグナル完全性問題を防止するためにどんなボードレベルの製品の開発サイクルの新しいステップの導入を強く必要とします。長年にわたり、ASICの設計エンジニアは良い習慣を形成している。ASIC設計エンジニアはASICメーカーと共に設計情報の整合性を保証するために設計の「サインオフ」に署名しなければならない。カスタムチップの開発プロセスでは、NREのコストは、米国ドル数十万のように高い可能性があります投資。IC製造・製造業者は、すべてのそのような設計は、それ自身のコスト入力と権利と義務を保護するために「黄金版」シミュレータのテストを通過しなければならないことを強く要求します。加えて、「署名受け入れ」ステップを加えることは、効果的に設計者および処理メーカを保護して、制限する。ICプロセッシングメーカーは、顧客のための資格のある、高品質のデバイス製品を生産することを必要とするだけでなく、IC設計エンジニアが、より標準化された設計をする必要がある。回路基板設計および製造メーカにとって、回路設計のための回路基板が送信される前の高速回路設計（信号完全性検証）の符号オフは等しく重要である。従来の設計プロセスにおけるステップとして，各ボードレベル設計（設計におけるクロック速度に関係なく）の解析と検証のために，高速信号完全性検証試験ツールを使用した。設計エンジニアは、設計における信号完全性問題が製造プロセスに設計を送る前に解決されたことを確実にしなければなりません。したがって、デザインエンジニアは、彼らが設計する製品がより良い品質保証を持つと確信しています。設計された製品がエンドユーザサイトに出荷された後、予測不可能な信号完全性問題はもはや発生しない。将来的には、設計者は、ボードレベル設計の信号完全性問題を解決するために適切な設計制約を加えたかどうか、あるいは設計プロセス中に重要な高速信号線問題を解決するためのあらゆる努力をしたかどうかについて心配する必要がなくなりました。回路基板レイアウト後の信号完全性のサインオフ検証は、このリスクを排除することができます。

どのタイプのシミュレータが信号完全性解析と符号オフの検証に最適な解を提供できるか？理想的なシミュレータは、回路基板上の個々の信号線を解析するのではなく、ボード全体または複数の回路基板からなるシステムを同時に解析することができる。また、速度は非常に重要な要因であり、合理的な時間範囲内で正確な信号完全性解析を完了することは非常に重要である。これらのSPICEベースの信号完全性解析エンジンは十分な解析精度を有しているが、解析の確立には時間がかかり、解析はゆっくりと実行されるので、このタイプのツールは実用的ではない。

“ゴールドバージョン”シミュレータはまた、送電線の正確な内部モデルを提供することができる必要があります。信号立ち上がり時間と立ち下がり時間の減少に伴い，多くの信号完全性解析エンジンによって使用される理想的無損失伝送線路モデルは，解析精度の要求を満たすことができない。このとき、伝送線路は実際の損失性伝送線路モデルとしてモデル化されるべきである。同時に、信号完全性問題の解決を容易にするために、広範囲で詳細な分析レポートが提供されなければならず、特定の構成要素または特定の相互接続線を指摘するのに便利で詳細にすることができる。シグナル完全性の違反。最後に、そのようなツールはまた、設計エンジニアがより適切なシステムトポロジー、接続端子整合スキーム、およびドライバ/受信機選択を識別するために強力な“if - if”解析機能を持つ必要があります。

さらに、このようなツールは、パワープレーン解析、設計、電磁放射のような複雑な問題を解決するのに十分な能力を有しなければならず、両者間の関係を明らかにし、妥協を通して最も適切な解決策を見つけることができる。最後に、しかし、少なくとも、このタイプのツールは最終的な分析結果が最終的に分析で使用されるモデルに依存するので、最も先進のモデルを支持しなければなりません。

理想的に, デザイン エンジニア hope to adopt apプロpriate strategies to minimize 高速 問題 when implementing placメントとルーティング. The implementの 高速 デザイン methodology will undoubtedly greatly imプロve the cOST-effec人物nレス of デザインing プロデュcTS: シグナル完全性 分析はPLAの前に計画段階で実施されますcement and routing in thイープロducT開発 cycle. EDAの新世代cノロジー uses cオンリードライブcREADUを助けるための基盤とルーティング方法c高価な デザイン 反復. 例えば, Innovedaのeplannerツールを有効にする デザイン エンジニア to think about thイープロtotype of the PCB 通過する前のトポロジー デザイン down to the subsequent レイアウト and routing プロcレス. 例えば, EPLannerツールは、graphiを提供しますcal デザイン spacEデイトction and インターcオンヌc計画と計画 デザイン envIRonment. In this envIRonment, デザイン エンジニア c高速信号戦略を探るための実装“何か”解析, そして、下流ルータのためにルータを確立してください. 再asonable デザイン 分析に基づく規則 concルーションズ.

長期浸透からctive, 高速の最良の解決策 デザイン in the futウルe is to perform シグナル完全性 可能な限り早期に分析する デザイン cycle, そして、しっかりと統合する シグナル完全性 レイアウト解析. しかし, まで cウルrent situation is concアーネスト, the minimum requIRement is あれ high-speed デザイン Sign-Off (シグナル完全性 ベリフィイcの前のテストとテスト cIRcUIT 板 is sent for マヌファcturing) must becあらゆる標準 cデザインボードデザイン プロcレス. ステップ.