精密PCB製造、高周波PCB、高速PCB、標準PCB、多層PCB、およびPCBアセンブリ。
本文は主にギガビットデータ伝送において考慮すべき信号完全性設計問題を討論し、同時にPCB設計ツールを用いてこれらの問題を解決することを紹介し、例えば表皮効果と誘電損失、ビアとコネクタの影響、差分信号と配線考慮、電力分配とEMI制御などを紹介した。
通信とコンピュータ技術の急速な発展により、高速PCB設計はギガビット領域に進出した。新型高速機器の応用により、バックプレーンと単板上での長距離伝送が可能になった。同時に、PCB設計における信号完全性の問題（SI）、電源完全性と電磁互換性の問題も際立っている。信号完全性とは、信号線上で伝送される信号の品質を指す。主な問題は、反射、発振、タイミング、接地リバウンド、クロストークである。信号完全性の差は単一の要因によるものではなく、プレートレベル設計における複数の要因の組み合わせである。ギガビットデバイスのPCBボード設計において、良好な信号完全性設計には、エンジニアがコンポーネント、伝送路相互接続方案、配電、EMCなどの問題を十分に考慮する必要がある。高速PCB設計EDAツールは純粋なシミュレーション検証から設計と検証の結合に発展し、設計者が設計後期に問題を発見するのではなく、設計の早期に規則を制定し、ミスを回避するのを支援している。データレートが高くなり、設計が複雑になるにつれて、高速PCBシステム解析ツールが必要になってきました。これらのツールには、タイミング分析、信号完全性分析、設計空間パラメータスキャン分析、EMC設計、電力システム安定性分析などが含まれます。ここでは、ギガビットデバイスPCB設計における信号完全性研究で考慮すべきいくつかの問題に重点を置いて議論します。
高速デバイスとデバイスモデル
ギガビット送受信コンポーネントベンダーはチップの設計情報を提供しますが、コンポーネントベンダーは新しいデバイスの信号完全性を理解するにはプロセスもあるため、コンポーネントベンダーが提供する設計ガイドラインは成熟していない可能性があります。はい、デバイスベンダーによる設計制約は一般的に非常に厳しく、設計エンジニアはすべての設計規則を満たすことができません。そのため、信号整合性エンジニアはシミュレーション分析ツールを用いてサプライヤーの制約規則と実際の設計を分析し、コンポーネント選択、トポロジ構造、マッチング方案とマッチングコンポーネントの価値を研究し、最適化し、最終的に信号整合性を確保するPCBレイアウトと配線規則を制定する必要がある。そのため、ギガビット信号の正確なシミュレーション解析が非常に重要になり、信号完全性解析におけるデバイスモデルの役割もますます重視されている。
コンポーネントモデルには、通常IBISモデルとSpiceモデルが含まれます。ボードレベルシミュレーションは、相互接続システムを介して出力ピンから入力ピンへの信号応答にのみ関心があり、ICメーカーは装置内部の詳細な回路情報を漏洩することを望んでおらず、トランジスタレベルSpiceモデルのシミュレーション時間は通常耐えられないため、IBISモデルは高速PCBに使用されている。設計分野はますます多くの設備メーカーや信号完全性エンジニアに受け入れられつつある。
ギガビットデバイスPCBシステムのシミュレーションについて、エンジニアたちはしばしばIBISモデルの正確性を疑問視している。デバイスがトランジスタの飽和カットオフ領域で動作している場合、IBISモデルはそれを記述するのに十分な詳細情報が不足している。過渡応答の非線形領域では、IBISモデルを用いたシミュレーション結果はトランジスタレベルモデルのように正確な応答情報を生成することはできない。しかし、ECL型デバイスでは、トランジスタレベルモデルのシミュレーション結果と非常に一致するIBISモデルを得ることができる。原因は簡単です。ECLドライバはトランジスタの線形領域で動作し、出力波形は理想波形に近い。IBIS規格によれば、より正確にすることができます。IBISモデル。
データ伝送速度の向上に伴い、ECL技術に基づいて開発された差動デバイスは大きく発展した。LVDS規格やCMLなどは、ギガビット信号の伝送を可能にする。以上の議論から、IBIS規格は回路構造と対応する差分技術の応用のため、ギガビットシステムの設計に適していることが明らかになった。2.5 GbpsLVDSとCML設計におけるIBISモデルの一部の応用記事もこれを証明している。
IBISモデルはアクティブ回路の記述に適していないため、損失補償のためのプリエンファシス回路を有する多くのGbpsデバイスには適していない。したがって、ギガビットシステムの設計では、IBISモデルは次の条件でのみ有効に動作します。
1.差動デバイスの増幅領域での動作（線形V-I曲線）
2.デバイスにアクティブプレエンファシス回路がない
3.デバイスはプリエンファシス回路を持っているが、起動できない（短い相互接続システムでプリエンファシス機能を起動すると、より悪い結果になる可能性がある）
4.デバイスは受動プレエンファシス回路を有するが、回路はデバイスのダイシングから分離することができる。
データレートが10 Gbps以上の場合、出力波形は正弦波のようになるので、Spiceモデルがより適しています。
そんしつこうか
信号周波数が増加すると、伝送路上の減衰は無視できない。この場合、直列導体の等価抵抗と並列媒体の等価コンダクタンスによる損失を考慮する必要があり、損失伝送路モデルを用いて分析する必要がある。
損失伝送路の等価モデルを図1に示す。図から分かるように、等価直列抵抗Rと等価並列コンダクタンスGは損失の特徴である。等価直列抵抗Rは直流抵抗と表皮効果による抵抗である。直流抵抗は導体そのものの抵抗であり、導体の物理構造と導体の抵抗率によって決定される。頻度が高くなると、スキンエフェクトが機能し始めます。表皮効果は、導体を高周波信号が通過すると、導体中の信号電流が導体表面に集中する現象である。導体内部では、信号電流密度は導体の断面に沿って指数関数的に減衰し、電流密度が元の1/eまで低下した深さを表皮深さと呼ぶ。周波数が高いほど表皮深さが小さくなり、導体の抵抗が増加する。表皮深さは周波数の平方根に反比例する。
等価並列コンダクタンスGは誘電損失（dielectric loss）とも呼ばれる。低周波では、等価並列コンダクタンスは誘電体の体伝導率と等価容量と関係があり、周波数が増加すると誘電体損失角が主導的な役割を果たし始めた。このとき、誘電伝導率は誘電損失角と信号周波数によって決定される。
一般的に、周波数が1 GHzより低い場合、表皮効果損失が主な役割を果たし、周波数が1 GHzより高い場合、誘電損失が主導的な地位を占める。
シミュレーションソフトウェアでは、誘電率、誘電損失角、導体伝導率、カットオフ周波数を設定することができます。このソフトウェアは、シミュレーション中に伝送路の構造に基づいて表皮効果と誘電損失を考慮する。アナログ減衰の場合は、信号の帯域幅に応じて適切なカットオフ周波数を設定する必要があります。帯域幅は信号エッジレートによって決定される。622 MHz信号の多くと2.5 GHz信号のエッジレートは大きく異なりません。また、損失伝送路のモデルにも等価性が見られる。抵抗とコンダクタンスは周波数とともに変化する。
図2から分かるように、損失は信号の立ち上がりエッジを遅らせ、すなわち信号の帯域幅を下げ、損失は信号幅を下げた。一方、これは信号のオーバーシュートを抑制するのに有利である。
伝送路のクロストークも損失に影響する。クロストークは伝送路の物理構造、結合長、信号強度、エッジレートによって決定される。一定の長さを経過するとクロストークは飽和するが、損失は必ずしも増加するとは限らない。
ビアとコネクタの影響
穴をあけてプレートの反対側に信号を送ります。プレート間の垂直金属部分は制御不能なインピーダンスであり、水平から垂直への変曲点は断点であり、反射を引き起こすので、できるだけ外観を減らすべきである（図3）。
ギガビットシステムの設計とシミュレーションでは、ビアの影響を考慮する必要があり、ビアモデルが必要です。ビアのモデル構造は直列抵抗R、インダクタンスL、並列容量Cの形式である。具体的な応用と精度の要求に応じて、複数のRLC構造を並列に使用することができ、他の導体との結合を考慮することができる。このとき、ビアモデルは行列です。
2つの方法でビアモデルを得ることができます。1つはTDRなどのテストによって得られ、もう1つは3 Dフィールド抽出器（FieldSolver）によるビアベースの物理構造によって抽出することができる。
Viaモデルパラメータは、PCBの材料、スタック、厚さ、パッド/逆パッドサイズ、およびそれに接続されるワイヤの接続方法に関係しています。シミュレーションソフトウェアでは、精度要件に応じて異なるパラメータを設定できます。ソフトウェアは、適切なアルゴリズムに基づいて穴を通過したモデルを抽出し、シミュレーション中にその影響を考慮します。
ギガビットシステムPCBを設計する際には、コネクタの影響を特に考慮する必要があります。高速コネクタ技術の発展は、信号伝送中のインピーダンスと接地面の連続性を保証することができるようになった。設計におけるコネクタのシミュレーション分析は、主にマルチラインモデルを採用している。
コネクタマルチラインモデルは、ピン間のインダクタンスと容量結合を考慮した3次元空間で抽出されたモデルである。コネクタマルチラインモデルは通常、3次元フィールド抽出器を使用してRLGC行列を抽出し、RLGC行列は通常Spiceモデルサブ回路の形式を採用する。モデル構造が複雑なため、抽出とシミュレーション解析には長い時間が必要です。SpectraQuestソフトウェアでは、コネクタのSpiceモデルをEspiceモデルに編集したり、デバイスに割り当てたり、直接呼び出したり、DML形式のパッケージモデルに編集してデバイスに割り当てることができます。
差動信号と配線に関する考慮事項
差動信号は耐干渉性が高く、伝送速度が高いなどの利点がある。ギガビット信号伝送では、クロストークとEMIの影響をより低減することができる。その結合形態には、エッジ結合と上下結合、ルース結合、およびタイト結合が含まれる。
上下結合に比べて、エッジ結合はクロストークを低減し、配線が便利で、処理が簡単であるなどの利点があり、上下結合は配線密度の高いPCB板によく用いられる。松結合に比べて、緊密結合はより良い耐干渉能力を持ち、クロストークを低減することができ、松結合は差分トレースインピーダンスの連続性をよりよく制御することができる。
具体的な差分布線規則は異なる状況に応じてインピーダンス連続性、損失、クロストークとトレース長の差の影響を考慮しなければならない。差動線のシミュレーション結果を分析するには、目視図を使用することが望ましい。シミュレーションソフトウェアは、ランダムなシーケンスコードを設定してアイマップを生成し、ジッタとオフセットパラメータを入力してアイマップへの影響を分析することができます。
配電とEMC
データ伝送速度の増加はより速いエッジレートを伴い、より広い周波数帯域での電源安定性を確保する必要がある。高速システムは10 Aの過渡電流を通過する可能性があり、50 mVの最大電源リップルが必要であり、これは配電網の一定周波数範囲のインピーダンスが5 m以内でなければならないことを意味する。例えば、信号の立ち上がり時間は0.5 ns未満である。帯域幅範囲は1.0 GHzまでである。
ギガビットシステムの設計では、同期ノイズ（SSN）の干渉を回避し、配電システムが帯域幅内で低いインピーダンスを持つことを確保しなければならない。通常、低周波帯では、デカップリングキャパシタを使用してインピーダンスを低減し、高周波帯では、主に電源と地表面分布を考慮している。図4は、電源と接地層がデカップリングキャパシタを考慮している場合と、デカップリング器を考慮していない場合のインピーダンス変化の周波数応答図を示している。
SpectraQuestソフトウェアは、パッケージ構造に起因する同期ノイズの影響を分析することができる。PowerIntegrity（PI）ソフトウェアは、配電システムの周波数領域分析を使用して、デカップリングキャパシタの数と位置、電源と接地面の影響を効果的に分析し、エンジニアがデカップリングキャパシタの選択と配置、配線と平面分布分析を行うのを支援する。
