精密PCB製造、高周波PCB、高速PCB、標準PCB、多層PCB、およびPCBアセンブリ。
本文は主にギガビットデータ伝送において考慮すべき信号完全性設計問題を討論し、同時にPCB設計ツールを用いてこれらの問題を解決することを紹介し、例えば表皮効果と誘電損失、貫通孔とコネクタの影響、差分信号と配線考慮、配電とEMI制御などを紹介した。
通信とコンピュータ技術の急速な発展により、高速PCB設計はギガビット領域に進出した。新型高速機器の応用により、バックプレーンと単板での長距離伝送がこのように高速になることが可能になった。同時に、PCB設計における信号完全性の問題（SI）、電源完全性と電磁互換性の問題もさらに際立っている。信号完全性とは、信号線上で伝送される信号の品質を指す。主な問題としては、反射、発振、タイミング、接地リバウンド、クロストークが挙げられる。信号完全性の差は単一の要因によるものではなく、プレートレベル設計における複数の要因の組み合わせによるものである。ギガビットデバイスのPCBボード設計において、良好な信号完全性設計には、エンジニアがコンポーネント、伝送路相互接続方案、配電、EMCなどの問題を十分に考慮する必要がある。高速PCB設計EDAツールは、設計後期に問題を発見するのではなく、設計者が設計初期に規則を設定して誤りを回避するのを支援する純粋なシミュレーション検証から設計と検証の結合に発展している。データレートが高くなり、設計が複雑になるにつれて、高速PCBシステム解析ツールが必要になってきました。これらのツールには、タイミング分析、信号完全性分析、設計空間パラメータスキャン分析、EMC設計、電力システム安定性分析などが含まれます。ここでは、ギガビットデバイスのPCB設計において信号完全性解析を行う際に考慮すべきいくつかの問題に焦点を当てて説明します。
高速デバイスとデバイスモデル
ギガビット送受信コンポーネントベンダーはチップの設計情報を提供しますが、コンポーネントベンダーは新しいデバイスの信号の完全性を理解するプロセスもあるため、コンポーネントベンダーが提供する設計ガイドラインはまだ未熟である可能性があります。はい、デバイスベンダーによる設計制約は通常非常に厳しく、設計エンジニアはすべての設計規則を満たすことは難しいです。そのため、信号完全性エンジニアはシミュレーション分析ツールを用いてサプライヤーの制約規則と実際の設計を分析し、部品選択、トポロジ、マッチング方案とマッチング部品の価値を調査し、最適化し、最終的に信号完全性を確保するPCBレイアウトと配線規則を制定する必要がある。そのため、ギガビット信号の正確なシミュレーション解析が非常に重要になり、信号完全性解析におけるデバイスモデルの役割もますます重視されている。
コンポーネントモデルには、通常IBISモデルとSpiceモデルが含まれます。プレートレベルのシミュレーションは相互接続システムを通じて出力ピンから入力ピンへの信号応答にしか関心がないため、ICメーカーはデバイス内部に詳細な回路情報を漏洩したくなく、トランジスタレベルのSpiceモデルのシミュレーション時間は通常耐えられないため、IBISモデルは高速PCBに使用されている。設計分野はますます多くの設備メーカーや信号完全性エンジニアに受け入れられつつある。
ギガビットデバイスPCBシステムのシミュレーションについて、エンジニアたちはしばしばIBISモデルの正確性を疑問視している。デバイスがトランジスタの飽和カットオフ領域で動作している場合、IBISモデルはそれを記述するのに十分な詳細情報が不足している。過渡応答の非線形領域では、IBISモデルを用いたシミュレーション結果はトランジスタレベルモデルのように正確な応答情報を生成することはできない。しかし、ECL型デバイスでは、トランジスタレベルモデルのシミュレーション結果と非常に一致するIBISモデルを得ることができる。原因は簡単です。ECLドライバはトランジスタの線形領域で動作し、出力波形は理想波形に近い。IBIS規格によれば、より正確にすることができます。IBISモデル。
データ伝送速度の向上に伴い、ECL技術に基づいて開発された差動デバイスは大きく発展した。LVDS規格やCMLなどは、ギガビット信号の伝送を可能にする。以上の議論から、IBIS標準は回路構造と対応する差分技術の応用のため、依然としてギガビットシステムの設計に適していることがわかる。2.5 GbpsLVDSとCML設計におけるIBISモデルの一部の応用記事もこれを証明している。
IBISモデルは能動回路の記述に適していないため、損失補償のためのプリエンファシス回路を持つGbpsデバイスの多くには適していない。したがって、ギガビットシステムの設計では、IBISモデルは次の条件でのみ有効に動作します。
1.増幅領域での差動装置の動作（線形V-I曲線）
2.当該装置にはアクティブプレエンファシス回路がない
3.この装置はプリエンファシス回路を持っているが、起動できない（短い相互接続システムでプリエンファシス機能を起動すると、より悪い結果になる可能性がある）
4.デバイスは受動プレエンファシス回路を有するが、回路はデバイスのダイシングから分離することができる。
データレートが10 Gbps以上の場合、出力波形は正弦波のようになるので、Spiceモデルがより適しています。
そんしつこうか
信号周波数が増加すると、伝送路上の減衰は無視できない。この場合、直列導体の等価抵抗と並列媒体の等価コンダクタンスによる損失を考慮する必要があり、損失伝送路モデルを用いて分析する必要がある。
損失伝送路の等価モデルを図1に示す。図から分かるように、等価直列抵抗Rと等価並列コンダクタンスGは損失を特性化した。等価直列抵抗Rは直流抵抗と表皮効果による抵抗である。直流抵抗は導体そのものの抵抗であり、導体の物理構造と導体の抵抗率によって決定される。周波数が増加すると、表皮効果が働き始める。表皮効果とは、高周波信号が導体を通過すると、導体中の信号電流が導体表面に集中する現象を指す。導体内部では、信号電流密度は導体断面に沿って指数関数的に減衰し、電流密度が元の1/eまで低下する深さは表皮深さと呼ばれる。周波数が高いほど表皮深さが小さくなり、導体抵抗が増加する。表皮深さは周波数の平方根に反比例する。
等価並列コンダクタンスGは誘電損失（DielectricLoss）とも呼ばれる。低周波では、等価並列コンダクタンスは誘電体のバルク伝導率と等価容量と関係があり、周波数が増加すると誘電損失角が主導的な役割を果たし始めます。このとき、誘電伝導率は誘電損失角と信号周波数によって決定される。
一般的に、周波数が1 GHzより低い場合、表皮効果損失が主な役割を果たし、周波数が1 GHzより高い場合、誘電損失が主導的な地位を占める。
シミュレーションソフトウェアでは、誘電率、誘電損失角、導体伝導率、カットオフ周波数を設定できます。シミュレーションの過程で、ソフトウェアは伝送路の構造に基づいて表皮効果と誘電損失を考慮する。アナログ減衰の場合は、信号の帯域幅に応じて適切なカットオフ周波数を設定する必要があります。帯域幅は信号エッジレートによって決定される。622 MHz信号の多くと2.5 GHz信号のエッジレートには大きな差はありません。また、損失伝送路モデルには等価物が見られる。抵抗とコンダクタンスは周波数によって変化する。
図2から分かるように、損失は信号の立ち上がりエッジを遅らせ、すなわち信号の帯域幅を下げ、損失は信号幅を下げた。一方、これは信号のオーバーシュートを抑制するのに有利である。
伝送路のクロストークも損失に影響する。クロストークは伝送路の物理構造、結合長、信号強度、エッジレートによって決定される。一定の長さになると、クロストークは飽和するが、損失は必ずしも増加するとは限らない。
スルーホールとコネクタの影響
スルーホールは信号を回路基板の反対側に伝送する。プレート間の垂直金属部分は制御不能なインピーダンスであり、水平から垂直への変曲点はブレークポイントであり、反射を引き起こすので、できるだけ外観を減らすべきである（図3）。
ギガビットシステムの設計とシミュレーションでは、貫通孔の影響を考慮し、貫通孔モデルを必要とする必要があります。スルーホールのモデル構造は直列抵抗R、インダクタンスL及び並列容量Cの形式である。具体的な応用及び精度要求に基づいて、複数のRLC構造を並列に使用することができ、他の導体との結合を考慮することができる。このとき、スルーホールモデルは行列です。
貫通孔モデルを得るには2つの方法がある。1つはTDRなどのテストによって得られ、もう1つはスルーホール物理構造に基づく3 Dフィールド抽出器（FieldSolver）によって抽出することができる。
ビアモデルパラメータは、PCBの材料、スタック、厚さ、パッド/パッドサイズ、およびそれに接続されるワイヤの接続方法に関係しています。シミュレーションソフトウェアでは、精度要件に応じて異なるパラメータを設定できます。ソフトウェアは、対応するアルゴリズムに基づいて貫通孔のモデルを抽出し、シミュレーション中にその影響を考慮します。
ギガビットシステムPCBの設計では、コネクタの影響を特に考慮する必要があります。高速コネクタ技術の発展は、信号伝送中のインピーダンスと接地面の連続性を保証することができるようになった。設計におけるコネクタのシミュレーション解析は主にマルチラインモデルを用いた。
コネクタマルチラインモデルは3次元空間で抽出されたモデルであり、ピン間のインダクタンスと容量結合を考慮している。コネクタマルチラインモデルは通常、3次元フィールド抽出器を使用してRLGC行列を抽出し、この行列は通常Spiceモデルサブ回路の形式を採用する。モデルの構造が複雑なため、抽出とシミュレーション分析には長い時間が必要です。SpectraQuestソフトウェアでは、コネクタのSpiceモデルをEspiceモデルに編集したり、デバイスに割り当てたり、直接呼び出したり、DML形式のパッケージモデルに編集してデバイスに割り当てることができます。
差動信号と配線の注意事項
差動信号は耐干渉性が高く、伝送速度が高いなどの利点がある。ギガビット信号伝送では、クロストークとEMIの影響をより低減することができる。その結合形態には、エッジ結合と上下結合、ルース結合、およびタイト結合が含まれる。
上下結合に比べて、エッジ結合はクロストークを低減し、配線が便利で、加工が簡単であるなどの利点があり、上下結合は配線密度の高いPCB板によく用いられる。松結合に比べて、緊密結合はより良い耐干渉能力を持ち、クロストークを低減することができ、松結合は差分トレースインピーダンスの連続性をよりよく制御することができる。
具体的な差分布線規則は異なる状況に応じてインピーダンス連続性、損失、クロストークとトレース長の差の影響を考慮しなければならない。差動線のシミュレーション結果を分析するには、目視図を使用することが望ましい。シミュレーションソフトウェアは、ランダムなシーケンスコードを設定してアイマップを生成し、ジッタとオフセットパラメータを入力してアイマップへの影響を分析することができます。
配電とEMC
データ伝送速度の向上は、より速いエッジレートを伴い、より広い周波数帯域での電源安定性を確保する必要がある。高速システムは過渡10 A電流を通過する可能性があり、最大電源リップルは50 mVであることが要求され、これは配電網の一定周波数範囲内のインピーダンスが5 mΩ以内でなければならないことを意味する。例えば、信号の立ち上がり時間は0.5 ns未満である。帯域幅は1.0 GHzまでです。
ギガビットシステムの設計では、同期ノイズ（SSN）の干渉を回避し、配電システムが帯域幅内で低いインピーダンスを持つことを確保する必要がある。通常、低周波数帯では、デカップリングキャパシタを使用してインピーダンスを低減し、高周波数帯では、主に電源と接地面分布を考慮している。図4は、電源と接地層がデカップリングキャパシタを考慮している場合、およびデカップリングキャパシタを考慮していない場合のインピーダンス変化の周波数応答図を示している。
SpectraQuestソフトウェアは、パッケージ構造に起因する同期ノイズの影響を分析することができる。PowerIntegrity（PI）ソフトウェアは、配電システムの周波数領域分析を使用して、デカップリングキャパシタの数と位置、電源と接地面の影響を効果的に分析し、エンジニアがデカップリングキャパシタの選択と配置、配線と平面分布分析を行うのを支援する。
