PCBブログ - パワーインテグリティのため、高速PCBボードシミュレーションについて

PCBボード

信号のより速い端で、今日の高速デジタル・デザイナーの課題は数年前に想像できなかった。1ナノ秒未満の信号エッジ変化、PCB上の電源層と接地層との間の電圧は、回路基板上のどこにも同じではない。これは、ICチップの電源に影響を与え、チップの論理エラーを引き起こす。高速デバイスの正しい動作を確保するために、設計者は、このような電圧変動を排除し、低インピーダンス電力分配経路を維持するべきだ。このように、パワーボードとグランドプレーン上の高速信号によって生成されるノイズを減らすために、回路基板にデカップリングコンデンサを追加する必要がある。じゃ、どのように多くのコンデンサを使用するか知っている必要がある。どのような各コンデンサの値は、どこにそれらをボードに置くべきか。一方で、たくさんのコンデンサが必要かもしれない。それに対して、回路基板上のスペースは限られていて貴重だ。そして、これらの詳細は、デザインを作るか、壊すことができる。

試行錯誤設計アプローチは、時間がかかり高価であり、しばしば不必要な製造コストを追加する過制約設計に帰着する。ボード設計とボード資源使用をシミュレートして、最適化するソフトウェアツールを使用することは、様々なボード構成のために反復的にテストされるデザインのためのより実用的な方法だ。本文は、ファイバ／ブロードバンド無線ネットワーク用のxdsm（dense subcarrier multiplexing）回路基板の設計を用いたこのプロセスを示した。ソフトウェアのシミュレーションツールは、ハイブリッドフルウェーブ有限要素技術に基づいて、レイアウトツールCadenceアレグロ、メンターグラフィックスボード、Synopsysアンコール、およびZuken CR - 5000ボードデザイナーから直接ボード設計をインポートすることができる。Ansoftのsiwaveを使用する。図1はSIWAVEのデザインのPCBレイアウトだ。PCBの構造は平面的であるので、SIWAVEは効率的に包括的解析を行うことができ、その解析出力は基板の共振、インピーダンス、選択されたネットワークのSパラメータ、および回路の等価SPICEモデルを含む。XDSMボード（すなわち力と地面面）の寸法は、11×7.2インチ（28×18.3 cm）だ。パワーおよびグランド層は、23.98ミルの厚い基板によって分離された1.4 mil厚の銅箔である。ボードの設計を理解するために、まず、XDSMボードのベアボード（コンポーネント実装されていない）特性を考慮する。ボード上の高速信号の立ち上がり時間によって、2 ghzまでの周波数領域でのボードの挙動を理解する必要がある。図2は、正弦波信号が基板を励起して0.54 GHzで共振するときの電圧分布を示す。同様に基板は0.81 GHz及び0.97 GHz以上で共振する。より良い理解のために、これらの周波数での共振モードにおける電力面と接地面との間の電圧分布をシミュレートすることもできる。

0.54ghzの共振モードでは、基板の中心におけるパワープレーンとグランドプレーンとの間の電圧差は0に変化する。いくつかのより高い周波数共振モードについても同様である。しかし、これはすべての共振モードの場合ではなく、例えば1.07 GHz、1.64 GHz、1.96 GHzの高次共振モードでは、基板の中心での電圧差の変動はゼロである。ゼロドロップアウトポイントのポイントを見つけることは、我々は短い期間で大電流変化を必要とするデバイスを配置するのに役立つ。例えば、Xinlix FPGAチップが回路基板上に配置される場合、チップは0.2ナノ秒の入力電流の2 A変化を生じる。このような短時間の大きな電流変化によって回路基板のパワーインテグリティの問題が生じ、回路基板に共振の様々なモードが生じ、電源層及び接地層には不均一な電圧が生じる。しかし、いくつかの共振モードは基板の中心でゼロのドロップアウト特性を有しているので、ここでFPGAチップを配置することは基板上のこれらの低周波数共振モードを回避する。FPGAチップは基板の中心からのこれらの共振モードへの結合が可能でないので、これらの低周波数共振モードを励起することはできない。紫色の曲線は、基板の中央のチップがパワープレーンから電流を引き出すときに生じる共振を示す。実際には、ピークは、高次共振周波数1.07 GHz、1.64 GHz、および1.96 GHzに現れるが、低い共振周波数では0.54 GHz、0.81 GHz、及び0.97 GHzではない。紫色の曲線は、基板の中央のチップがパワープレーンから電流を引き出すときに生じる共振を示す緑の曲線は、チップがセンターから外れたときの応答を示す。

デバイス配置と配置は、電力完全性問題を減らすのを助けることができるが、すべての問題を解決しない。まず、ボードの中央にすべての重要なコンポーネントを置くことはできない。典型的には、デバイス配置の柔軟性は制限される。第二に、常に任意の場所で励起されるいくつかの共振モードがある。例えば、図3の緑の曲線は、チップを中心にいくつかの軸に沿って配置すると、0.54 GHzの共振モードが励起されることを示している。回路基板のPDS（電力分配システム）を正常に設計するためのキーは、電源の完全性を保証するために適切な位置にデカップリングコンデンサを追加し、グランドバウンスノイズが十分に広い周波数範囲にわたって十分小さいことを保証することである。

デカップリングコンデンサ

0.2nsの立ち上がりエッジにおいて、FPGAが2 nsの立ち上がりエッジをシンクし、その時点で電源電圧が一時的に低下し（ドロップアウト）、接地プレーン電圧が一時的にプルアップされる（グランドバウンス）。その変化の大きさは、電流を供給するためのチップバイアスピンにおけるボードおよびデカップリングコンデンサのインピーダンスに依存する（図4 A）。電流の過渡的な値は2 Aであるので、電圧の過渡値はV＝Z≒I、Zはチップ端から見たインピーダンスで決まる。したがって、電圧のピーク変動を避けるためには、DCから信号帯域幅までの周波数範囲において、Z値はある閾値未満でなければならない。その変化の大きさは、電流を供給するためのチップバイアスピンにおけるボードおよびデカップリングコンデンサのインピーダンスに依存する。電圧スパイクを避けるために、Z値は、DCから信号帯域幅までの周波数範囲のある周波数より低くなければならない。図中の破線部分はPDSインピーダンスが満たすターゲット領域である。この設計では、電力の完全性を維持するために、接地電圧変動への電力は、標準値3.3 Vの5 %以内に保たなければならない。したがって、ノイズは0.05 mAd、3.3 V = 165 mVを超えることができない。これにより、オームの法則に従ってPDDのインピーダンスを計算することができる。通常、1kHz以下の周波数においては、電源はインピーダンス特性を満たす。電源プレーンおよび接地プレーンの構造は通常、低抵抗およびインダクタンス特性を示すのでインピーダンス特性を破壊しない。また、周波数が1 kHzよりも高い場合には、電流経路の相互インダクタンスが大きくなり、電圧が限界値を超えるようになる。PDSインピーダンス要件を満たすために必要とされる信号帯域幅は、以下の式によって推定することができる。

このような広い帯域幅を実現するためには、通常、多くの高周波セラミックコンデンサをMHz信号領域に配置し、KHz信号領域に大きな電解コンデンサを配置する必要がある。他の構成要素と共に、これらのコンデンサ・マトリックスは、貴重なボード・スペースを取る。物理的プロトタイプは試行錯誤設計法に不可欠であり、仮想プロトタイピング技術は設計者が物理的プロトタイプの必要なしにこの問題を解決することを可能にする。この例では、XDSMボードのようなPCBボード用のPDSを設計することは、SIWWaveを使用してICチップにポートを配置し、適切な帯域幅内でボードの入力インピーダンスを計算する。図5の赤色曲線は、ボード上のコンデンサがないインピーダンスを示す。インピーダンス軸と周波数軸の両方は対数座標をとる。シミュレーションは、ボード自体のキャパシタンスの影響を示し、電源を通る低誘導電流ループを無視する。グラフからわかるように、周波数が減少するとインピーダンスが増加するが、電源を通るループも低インピーダンスであるので、この関係は厳しくない。回路基板上にコンデンサがないとき、赤い曲線はインピーダンスを示す暗青色曲線は再設計後のインピーダンス特性であるライトブルー曲線は、10 nFのコンデンサマトリックスを加えた後のインピーダンスカーブであるカラー曲線は、1 nfのコンデンサマトリックスが再び追加される。結果はz＝1／（j≒c）によれば、赤色曲線の直線は基板自体の容量が74 nFであることを示している。インピーダンスを1 MHzにおいて82.5 mΩの目標インピーダンス以下に保つためには、コンデンサの値は基板自体の静電容量のほぼ30倍の少なくとも2つのSilm f f≒fでなければならない。このためには、まず、22個の0.1×1／4コンデンサマトリックスを追加する必要がある。図中のダークブルー曲線は、再設計されたインピーダンス特性である。ほとんどの周波数範囲では、設計はインピーダンス特性の要件を満たしている。しかし、帯域幅のハイエンドでは、コンデンサのESL（等価直列インダクタンス）、ESR（等価直列抵抗）およびキャパシタ間隔に起因する追加インダクタンスは、インピーダンス曲線がインピーダンス特性要件を満たさないようにする。小さいコンデンサは、より小さなESLおよびESR値を有するので、バイパスを加えることはそれらの高周波特性を改良するのを助ける。図5の軽青色曲線は、他の10 nFコンデンサマトリックスを追加した後のインピーダンスカーブである。緑色の曲線は、1 nfキャパシタのマトリックスを追加した後の結果を示している。各キャパシタンスマトリックスの追加はインピーダンス特性を改善するが、結果は依然としてインピーダンス特性を満たすのに十分である。設計のこの段階で，設計者は回路シミュレーションと共に電磁シミュレーションを加えて設計を完了できる。このアプローチは、設計者が低電力インピーダンスをモデル化することを可能にする。また、パワープレーンのノイズを直接的に刺激してパワープレーンノイズを直接検証することができ、パワープレーンインピーダンスの過度の解析に起因する不要な設計オーバーヘッドを回避することができる。

入力ポートと出力ポートは最初に選択された場所に追加されるべきだ。ポートは、1つのICチップで上に加えられて、それからポートを電力入力端で加えなければならない。そして、他の2つのチップの取り付け位置で2つのポートを加えなければならない。次にsiwaveでは、帯域幅全体にわたって4 x 4のSパラメータ散乱行列を得るためにブロードバンド掃引を行うことができる。完全な波SPICEは、回路シミュレーション環境で更なる分析のためにSPICE互換の回路ファイルを生成するために使われることができる。生成された回路ファイルにおいて、PCBボードは回路の中心にある。回路ファイルは、FPGAのモデルを含み、電流プローブを有する電流源と差動電圧プローブとを含む。フル波SPICEによって生成されるSPICE回路は、上記の3つのコンデンサ・マトリックスも含む。ICに第4のコンデンサ・マトリックスを加えることは、さらに高側インピーダンスを減らす。この回路は、1 nFから100 mApまでのデカップリングコンデンサの少ない直流電源も含む。また、100 NFコンデンサの小さなアレイに囲まれた2つの他のICチップのモデルも含まれる。

青と緑の曲線は、コンデンサ・マトリックスのセットを加えて、加えることのないICチップの電源完全性曲線を表示する。それぞれ赤色曲線は、チップの入力電流の急激な変化を表す。FPGAの電源電圧のシミュレーション結果を示した。赤色曲線は、チップの入力電流の急激な変化を表している。電流は0で0 Aから2 Aへ変化する。青色曲線は、コンデンサマトリックスのセットを加えずにICチップの電圧曲線を示す。電圧変動は既に非常に小さい。緑色曲線は、第4のキャパシタマトリックス群を追加した後の電圧変動曲線を表す。そして、最終的なデザインは、電源ノイズが165 mV未満であることを必要とする仕様を満たす。ボード上の他のチップは、彼らが電力低下と地面跳ね返りによって影響されないことを確実とするのと同じ方法で分析されることができる。この例では、他の2チップはそれぞれ100 mAと50 mA、そして、彼らの騒音への貢献は比較的小さい。PCBボード高速回路のレベル設計は非常に困難である。回路の正しい動作を保証するために、回路のPDSは慎重に設計される必要がある。回路基板上に数百個のデカップリングコンデンサを追加し、必要に応じて適切なコンデンサ値及び位置を選択することを含む。試行錯誤設計法の代わりに仮想プロトタイプのシミュレーション法を用いることにより、その健全性設計を最適化するPCBボード 設計サイクルを効果的に短縮し、設計コストを節約できる。

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