PCBブログ - PCBボードの試験と設計手順について

小型化が進むにつれ、 PCBボード コンポーネントと配線技術の大きな進歩を遂げている。BGAハウジングに実装された高集積小型ICのようになる。そして、導体の間の絶縁間隔は、0に減らされた.5 mm。 二つの例を挙げる。電子部品の配線設計方法は、将来の製造工程での試験を良好に行うことができるかどうかに影響を与えている。ここではいくつかの重要なルールと役立つヒントだ。生産テストの準備と実施コストは大幅に削減することができる。これらの手順は、長年にわたって開発されている。もちろん、新しい生産とコンポーネント技術が導入されるならば、彼らは拡大されて、それに応じて適合しなければならない。電子製品の構造が小さくなる。２つの特に顕著な問題がある。1つは、接触することができるより少ない、より少ない回路ノードがあるということだ。もう一つは、回路テストアプリケーションなどのメソッドが制限される。これらの問題を解決するために、回路レイアウトで対応策をとることができる。また、新しいテスト方法と革新的なアダプタソリューションを採用することができる。第2の問題に対する解決策は、スタンドアロンプロセスとして元々使用された試験システムのための追加作業を行うことも含む。これらのタスクは、テストシステムを通してプログラミングメモリコンポーネントを含むか、または統合されたコンポーネント自己テストを実行すること（ビルトインセルフテスト、BIST、ビルトインセルフテスト）を含む。これらのステップをテストシステムに動かす。すなわち、付加価値だ。これらの対策を円滑に実施するために、製品研究開発段階において対応する配慮が必要である。

1.テスト可能性とは

テストエンジニアは、それが期待された機能を満たすことができるかどうか見るために特定のコンポーネントの特性を見つけるために最も簡単な方法を使うことができる。簡単に言えば、製品が技術仕様を満たしているかどうかをテストする方法は単純か？

どのくらいの速テストプログラムを書くことができるか？

製品の故障の発見はどのように包括的か？

テストポイントにアクセスする方法は簡単か？

良好な試験性を達成するためには、機械的および電気的設計の実施を考慮する必要がある。もちろん、テスト可能性を達成するためには、支払うべき価格があるが、それは全体のプロセスのための一連の利点を持っているので、それは製品の成功生産のための重要な前提条件だ。

2 .テストフレンドリー技術の開発

過去に、製品が前のテストポイントでテストされなかったならば、問題は単に1つのテストポイントに押された。製造テスト中に製品欠陥が見つからない場合は、欠陥の識別と診断を単に機能的なシステムテストに移す。反対に、今日、人々はできるだけ早く欠陥を見つけようとしする。そして、その利点は低コストだけでなく、より重要なことに、今日の製品は非常に複雑だ。そして、いくつかの製造欠陥は機能的なテストで全く見つけられないかもしれない。例えば、いくつかのコンポーネントが予めインストールされたソフトウェアまたはプログラミングであるために、そのような問題がある。(フラッシュメモリやISP :システムプログラマブルデバイスなど)。これらのコンポーネントのプログラミングは開発段階中に計画しなければならず、テストシステムはこのプログラミングをマスターしなければならない。フレンドリーな回路設計をテストするには、いくつかのお金が、困難な回路設計コストをテストする。テスト自体はコストを有し、テストシリーズの増加に伴ってテストコストが増加するオンラインテストから機能テストとシステムテストまで、テストコストは増加している。テストの1つをスキップすると、さらにコストがかかる。一般的なルールは、各テストのコストを10倍に増やすことである。テストフレンドリーな回路設計では、テストフレンドリーな回路設計に費やされたお金を迅速に補償できるように、故障を早期に検出することができる。

3 .ドキュメントがテスト容易性に与える影響

コンポーネント開発における完全なデータを十分に利用するだけで、故障を完全に検出できるテストプログラムを開発することができる。多くの場合、開発とテストの緊密な協力が必要だ。ドキュメントには、コンポーネントの機能性と開発テストの戦略についてのテストエンジニアの理解に対する疑いのない影響がある。ドキュメントの不足とコンポーネント機能の理解が不十分なことによって作成された問題を回避するために、テストシステムメーカーは、ランダムにテストパターンを自動的に生成するソフトウェアツールに依存できる。テスト前の完全なドキュメントには、部品リスト、回路設計データ（主にCADデータ）、およびサービスコンポーネント（データシートなど）の機能に関する詳細が含まれる。手にあるすべての情報で、テストベクトルをコンパイルし、コンポーネントの故障パターンを定義したり、特定の事前調整を実行することが可能だ。良好なはんだ付けおよびアライメントのために部品をチェックするために必要なものなど、ある機械的データも重要である。フラッシュメモリ、PLD、FPGAなどのプログラム可能なコンポーネントについては、インストール中にプログラムされていない場合は、テストシステムにプログラムする必要があり、それらのプログラミングデータも知らなければならない。フラッシュデバイス用のプログラミングデータは完了する必要がある。フラッシュチップが16 Mビットデータを含んでいるなら、16 Mbitを使うことができなければならない。例えば、4 Mビットメモリを使用して300 kbitのデータのみをコンポーネントに供給することができる。もちろん、データは、インテルのHEXまたはモトローラのS -記録構造のような一般的な標準形式に準備されるべき。ほとんどのテストシステムは、フラッシュやISPコンポーネントをプログラムできる限り、これらのフォーマットを解釈することができる。以前に言及された情報の多くは、その多くが部品製造にも必要である。もちろん、製造性とテスト容易性の間に明確な区別をするべき。

4.良好な可試験性のための機械的接触条件

非常に良好な電気的試験可能性を有する回路は、力学の接地規則を考慮することなく試験することが困難である。多くの因子が電気的安定性を制限する。テストポイントが十分でないかまたは小である場合、プローブベッドアダプタが回路のあらゆるノードに到達することは困難である。テストポイント位置誤差とサイズ誤差が大きすぎる場合、テスト再現性が悪い問題が生じる。プローブベッドアダプタを使用する場合、ラッチホール及びテストポイントのサイズ及び位置決めに関する一連の勧告が観察されるべきである。

5.試験可能性のための電気的前提条件

電気的前提条件は機械的接触条件として良好な試験可能性に重要であり，両者は必須である。ゲート回路はテストできない。その理由は、スタート入力端子がテストポイントを通じて接触することができないか、または開始入力端子がパッケージ内にあって外部からは接触できないからである。原則として両者とも良好でない。テストを不可能にする。回路を設計するとき、オンライン試験方法によってテストされるすべてのコンポーネントが、各コンポーネントが電気的に絶縁されるのを可能にするいくつかのメカニズムを有するべきであることに留意されたい。このメカニズムは、静的高オーミック状態で要素の出力を制御する入力を無効にすることによって達成することができる。ほとんど全てのテスト・システムは、ノードの状態を任意の状態に戻すことができるが、関与するノードは、障害のある入力を備える必要があり、最初にノードを高オーミック状態にし、次いで対応するレベルを「穏やかに」追加する。同様に、ビート発生器は、スタート・リード、ゲート、またはプラグイン・ブリッジを介して直接発振器の背面から切り離される。スタート入力は決して回路に接続されるべきではなく、100オームの抵抗器を通して回路に接続されるべきである。各コンポーネントは、独自のスタート、リセットまたは制御ピンを持つ必要がある。多くの構成要素の開始入力が回路に接続された抵抗器を共有することを回避しなければならない。この規則はまた、ASIC構成要素にも適用され、それは出力を高オーミック状態にすることができるリードピンを有するべきである。動作電圧がオンにされるときに、コンポーネントがリセットされることができる場合、それはまた、テスタがリセットを始めるために非常に役立つ。これらの場所の未発見のショーツがコンポーネント故障を引き起こすことがありえるので、未使用のコンポーネント・リードもアクセスできなければならない。また、未使用のゲートは、設計上の改善のためにしばしば使用され、回路に配線されてもよい。それで、彼らが彼らのアーティファクトが信頼できることを確実とするために始めからテストされることも重要だ。

6.フラッシュメモリおよび他のプログラム可能なコンポーネントについて

フラッシュメモリプログラミング時間は、時々（大きな記憶またはメモリバンクのために1分まで）長くありえる。したがって、このとき他の部品のバック駆動を禁止することができない。これを避けるために、アドレスバスの制御線に接続されている全ての構成要素は、高いオーミック状態に置かれなければならない。同様に、データバスはフラッシュメモリがアンロードされて、更なるプログラミングのために手に入ることを確実にするために絶縁されることができなければならない。テスト可能性のための機械的および電気的前提条件に加えて、データのプログラミングおよび検証の可能性も保証されるべきである。多くのテストシステムは、信号発生器をテストするために、シリアルベクトル形式（SVF）でそのようなコンポーネントおよびユーザ入力データをプログラムすることができる。プログラミングデータをコンパイルするとき、回路内の構成要素の全連鎖を考慮して、プログラムされるべき部品にのみデータを復元しないことが重要である。プログラムされるとき、自動テスト信号発生器は全体のコンポーネント・チェーンを考慮して、バイパス・モデルに他のコンポーネントを接続する。代わりに、格子は、JEDECフォーマットでデータを必要として、通常の入力および出力を経て並列にプログラムされる。プログラミング後、データはコンポーネント機能をチェックするためにも使用される。開発部門によって提供されるデータは、テストシステムによって直接使用されるか、または単純な変換によって、できるだけ簡単でなければならない。

7.Boundary Scan ( JTAG )の注意点

複雑なコンポーネントの細かいメッシュに基づくコンポーネントは、テストエンジニアにいくつかのアクセス可能なテストポイントを提供する。まだこの時点でテスト容易性を改善することは可能だ。境界スキャンと統合自己テスト技術を使用して、テスト完了時間を短縮し、テスト結果を改善することができる。開発エンジニアとテストエンジニア、境界スキャンと統合自己テスト技術に基づくテスト戦略は、確かに経費に加える。開発エンジニアは、回路に境界スキャン・コンポーネント（IEEE - 1149.1 -規格）を使用しなければならなくて、対応する特定のテストをテストデータ入力TDIのようにアクセス可能にするようにしようとする。テストデータ出力、テストクロック周波数,とテストモードの選択は重要だ。テストエンジニアは、コンポーネントの境界スキャンモデル（略称：BSDL - Boundary Scan Description Language）を開発する。 この時点で、彼はどのような境界スキャン機能を知っている必要がある。バウンダリスキャンテストはショートカットを診断し、リードレベルに切り開く。それに、開発エンジニアが指定した場合、コンポーネントの自動テストは、他の複雑なコンポーネントが回路にあるとき、これらのコンポーネントのカスタムテストモデルはない。境界走査コンポーネントを使用することによって、テストモデルの定式化のコストは大幅に削減することができる。時間とコスト削減の度合いは各要素ごとに異なる。ICを有する回路につい、100 %発見が必要なら、アバウト400,000テストベクトルが必要だ。 境界スキャンを使用することによって、テストベクトルの数は、同じ故障検出率だ。したがって、境界スキャン法は、試験モデルがない場合に特に有利である。または、回路に触れているノードが制限されるとき、境界スキャンを使用するかどうかは開発と製造のコスト増加に依存する。境界スキャンは、故障を見つけるのに必要な時間に対して重くなければならない。テスト時間、市場時、アダプタコストはできるだけ保存する。多くの場合、境界スキャン法による伝統的インライン試験法の混合 PCBボード.だ。

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