PCBブログ - 高速FPGAに基づくPCBボード設計技術

高速PCBボードの設計が、原理図ノードを接続するように簡単で、コンピュータディスプレイ上にあるようにきれいに見えるなら、それはどんなに素晴らしいことだろうか。しかし、デザイナーがPCB設計の初心者であるか、非常に幸運でない限り、実際のPCB設計は通常、彼らが従事している回路設計ほど容易ではありません。PCBボードデザイナーは、設計が最終的に実行可能になるまで、その性能を肯定することができる多くの新しい挑戦に直面しています。これはまさに高速PCBボード設計の現状であり、設計規則と設計ガイドラインが進化しており、幸運にも成功したソリューションをもたらすことができます。ほとんどのPCBボードは、PCBコンポーネントの動作原理と相互作用、および回路基板の入出力を構成するさまざまなデータ転送基準に精通した、原理図設計者です。レイアウトデザイナー同士が協力した結果、導線がプリント回路銅線に変換されたときに何が起こるのか。一般的に、回路図設計者は最終ボードの成功または失敗に責任を負います。しかし、原理図設計者がレイアウト技術を理解すればするほど、重大な問題を回避する機会が得られる。設計に高密度のFPGAが含まれる場合、設計された原理図の前に多くの課題に直面する可能性があります。数百の入力ポートと出力ポート、500 MHzを超える動作周波数（一部の設計では高い場合がある）、半ミリ未満の半田ボールピッチなどの相互影響が含まれています。

コンカレントスイッチングノイズ

課題は、いわゆる同時切替ノイズ（SSN）または同時切替出力（SSO）である可能性がある。高容量の高周波データストリームは、データ線にリンギングやクロストークなどの問題を発生させ、電源と接地面に接地リバウンドや電源ノイズを発生させ、回路基板の全体的な性能に影響を与える。高速データ線上のリンギングとクロストークの問題を解決するために、差動信号に切り替えるのは良いステップです。差分対上の1本の導線は合流点であり、もう1本は源点であるため、インダクタンス効果は基本的に除去された。差分ペアを使用してデータを転送する場合、電流がローカルに保たれているため、リターンパスに誘起される電流の「バウンス」ノイズを低減するのに役立ちます。数百MHzから数GHzまでの無線周波数について、信号理論は、インピーダンスが整合すると、信号電力を送信できることを示している。伝送路が一致しないと反射し、一部の信号だけが送信機から受信機に伝送され、他の部分は送信機と受信機の間でリバウンドします。PCB上の差動信号の実現状況はインピーダンス整合（およびその他の点）に重要な役割を果たすだろう。

差分軌跡設計

差動トレース設計はインピーダンス制御PCB板の原理に基づいている。同軸ケーブルに似たモデルです。インピーダンス制御可能なPCB上では、金属平面層はシールド層として機能し、絶縁体はFR 4積層板であり、導体は信号トレース対である（図1参照）。FR 4の平均誘電率は4.2と4.5の間にある。製造誤差が銅線の過剰エッチングを招き、最終的にインピーダンス誤差を引き起こす可能性があることを知らなかった。PCBトレースインピーダンスを計算する方法は、フィールド解析プログラム（通常は2次元、場合によっては3次元）を使用することであり、PCBバッチ全体のマクスウェル方程式群を直接解くために有限要素を使用する必要がある。このソフトウェアは、トレース間隔、トレース幅、トレース厚さ、絶縁高さに基づいてEMI効果を分析することができる。100特性インピーダンスは、差動接続ケーブルの業界標準値になりました。100島差分線は、長さが等しい2本の50島一端線で作成することができる。2本のトレースが互いに近接しているため、トレース間の場結合はトレースの差モードインピーダンスを低下させる。100島インピーダンスを維持するためには、トレースの幅を少し小さくする必要があります。そのため、100島差分対の各リード線のコモンモードインピーダンスは50島よりやや高くなります。トレースのサイズと使用する材料は理論的にインピーダンスを決定するが、ビア、コネクタ、さらにはデバイスパッドは信号経路にインピーダンス不連続性を導入する。これらのものがないと通常は不可能です。場合によっては、より合理的なレイアウトと配線のために、PCB上の層数を増やすか、埋め込みビアなどの機能を追加する必要がある。埋め込み型ビアはPCBボードの一部の層だけを接続していますが、伝送路の問題を解決すると同時に、ボードの製造コストも増加しています。しかし、時には選択肢がない。信号速度が速くなり、スペースが小さくなるにつれて、埋め込み型ビアリングなどの追加需要が増加し始めている。これはPCBボードソリューションのコスト要因であるはずだ。リボン配線では、信号はFR−4材料で挟まれている。マイクロストリップワイヤでは、導体が空気中に露出している。空気の誘電率（Er=1）のため、上層部はクロック信号や高周波SERDES信号などのいくつかの重要な信号をルーティングするのに適している。マイクロストリップ配線は、いくつかの電磁界線を吸収することによって電磁干渉（EMI）を低減する接地面に結合されるべきである。リボン線では、すべての電磁場線が上と下の基準面に結合され、EMIが大幅に低下します。可能であれば、広縁結合ストリップライン設計を使用しないようにしてください。この構造は参照平面内で結合された差動雑音の影響を受けやすい。また、PCBボードの平衡製造が必要であり、これを制御するのは難しい。通常、同じレイヤー上の線間の間隔を制御するのは比較的容易です。

デカップリングコンデンサとバイパスコンデンサ

PCBボードの実際の性能が予想通りであるかどうかを判断するためには、デカップリングとバイパスキャパシタを追加することによって制御する必要がある。デカップリングキャパシタの追加は、PCBの電源と接地面との間のインダクタンスを低下させ、PCB全体の信号とICのインピーダンスを制御するのに役立ちます。バイパスコンデンサはFPGAにクリーンな電源を提供するのに役立ちます（充電宝を提供します）。従来の規則は、PCB基板の配線が便利な場所にデカップリングコンデンサを置くべきであり、FPGA電源ピンの数がデカップリングコンデンサの数を決定する。しかし、FPGAの超高速切り替え速度はこのステレオタイプのイメージを完全に打ち破っている。典型的なFPGAボード設計では、電源に近いコンデンサは負荷中の電流変化に周波数補償を提供する。低周波フィルタを提供し、電源電圧の低下を防止するために、大型デカップリングキャパシタを使用します。電圧降下は、設計された回路起動時のレギュレータの応答遅れによるものである。このような大きな電気容器は通常、DCから数百kHzまでの周波数応答範囲を有する比較的低い周波数応答を有する電解コンデンサである。FPGAの出力変化ごとに信号線を充電して放電する必要があり、これにはエネルギーが必要です。バイパスコンデンサの機能は、広い周波数範囲でローカルエネルギーストレージを提供することです。さらに、高周波過渡に高速電流を供給するためには、小さな直列インダクタンスを有する小さなキャパシタが必要である。高周波キャパシタのエネルギーが消費された後、応答が遅い大容量容器は電流を供給し続ける。電源バス上の大量の電流過渡はFPGA設計の複雑さを高めた。この電流過渡は一般的にSSO／SNと関係がある。非常に低インダクタンスのキャパシタを挿入すると、電源バス上のスイッチング電流ノイズを除去するために使用できる局所的な高周波エネルギーが提供されます。このデカップリングコンデンサは高周波電流が設備電源に入るのを防ぐことができ、FPGA（1 cm未満）に非常に近くなければならない。多くの小さなキャパシタが並列に接続され、デバイスのローカルエネルギー貯蔵器として機能し、変化し続ける電流需要に迅速に対応することがあります。通常、デカップリングキャパシタのトレースは、ビア内の垂直距離を含む短いはずである。少量添加してもワイヤのインダクタンスが増加し、デカップリングの効果が低下します。

その他のテクノロジー

信号速度が高くなるにつれて、回路基板間でデータを容易に転送することはますます難しくなってきています。PCBボードのパフォーマンスをさらに向上させるために、いくつかの他の技術を使用することができます。1つ目も明らかな方法は、簡単なデバイスレイアウトです。重要な接続のために短くて直接的なパスを設計するのは常識ですが、それを過小評価してはいけません。簡単な策略が功を奏する以上、なぜボード上の信号を調整するのが面倒なのだろうか。ほぼ同じように短い方法は、信号線の幅を考慮することです。データレートが622 MHz以上になると、シグナリングの表皮化効果はますます顕著になります。距離が長い場合、PCB上の非常に薄いトレース（4または5ミルなど）は、減衰を設計していないローパスフィルタのように、周波数が増加するにつれて減衰が増加する信号に大きな減衰をもたらします。バックプレーンが長いほど周波数が高くなり、信号線が広くなる必要があります。長さが20インチを超えるバックプレーントレースの場合、トレース幅は10ミルまたは12ミルにする必要があります。通常、ボード上のキー信号はクロック信号です。時計の線が長すぎたり、設計が設計されていなかったりすると、ジッタを拡大して下流に傾斜し、特に速度が増加した場合には下流に傾斜します。多層転送クロックは避けるべきであり、クロックラインにビアが存在してはならない。ビアはインピーダンス変化と反射を増加させるからである。クロックをルーティングするために内層を使用しなければならない場合、上層と下層は遅延を減らすために地表面を使用しなければならない。FPGA PLLを用いて設計すると、電力平面上のノイズがPLLのジッタを増加させる。これが重要な場合は、PLLの「パワーアイランド」を作成することができ、金属面の厚いエッチングを使用してPLLアナログとデジタル電源を分離することができます。

2 Gbps以上の速度を持つ信号の場合は、より高価なソリューションを考慮する必要があります。このような高周波では、バックプレーンとビア設計の厚さが信号完全性に重大な影響を与える。バックプレーンの厚さが0.200インチを超えない場合、効果は良好です。PCBで高速信号を使用する場合は、ピアシングの数を制限するために、レイヤ数をできるだけ少なくする必要があります。厚板では、信号層を接続するビアが長く、信号経路に伝送路分岐が形成される。埋め込み型ビアを使用することでこの問題を解決することができますが、製造コストが高い。もう1つの選択肢は、Rogers 4350、GETEK、ARLONなどの低消費電力誘電体材料を使用することである。これらの材料のコストはFR 4材料のほぼ2倍ですが、これは私たちの選択であることがあります。FPGAには他にも設計技術があり、いくつかのI/O位置の選択を提供することができます。重要な高速SERDES設計では、隣接するI/Oピンを保持する（使用しない）ことでSERDES I/Oを分離することができます。例えば、SERDES Rx及びTx、VCCRX及びVCCTX及びボールの位置に対して、3 x 3又は5 x 5 BGAボール領域を保持することができる。あるいは、可能であれば、I/Oグループ全体をSERDESに近づける。設計にI/O制限がない場合、これらのテクノロジーはコストを増やすことなくメリットをもたらすことができます。1つの方法は、FPGAメーカーが提供するリファレンスボードを参照することである。ほとんどのメーカーは、固有情報の問題で特別な要件が必要な場合があるにもかかわらず、リファレンスボードのソースレイアウト情報を提供しています。これらのボードは、通常、FPGA製造業者が装置を特性化する必要がある標準的な高速I/Oインタフェースを含む。しかし、これらのボードは通常さまざまな目的で設計されており、特定の設計要件に必ずしも適合していない可能性があることを覚えておいてください。それでも、ソリューションの作成の起点とすることができます。

本文の要約

もちろん、本文はいくつかの基本的な概念にしか触れていない。ここで扱っているテーマはすべて1冊の本の中で議論することができます。PCBレイアウト設計に多くの時間と労力を費やす前に、目標が何なのかを明らかにすることが重要です。レイアウトが完了すると、痕跡の幅をわずかに調整しても、再設計には多大な時間とお金がかかる可能性があります。実際のニーズに合った設計を行うためにPCBボードレイアウトエンジニアに頼ることはできません。ソリューションデザイナーは常にそこに指導を提供し、賢明な選択を行い、ソリューションの成功に責任を負う。