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1.高速クロック信号の差動分布線を実現するには？高速設計における信号整合性の問題をどのように解決しますか。差動配線法はどのように実現されていますか。どのようにして1つの出力端子しかないクロック信号線に差分布線を実現しますか？
専門家の回答：
信号完全性は基本的にインピーダンス整合の問題である。インピーダンス整合に影響する因子には、信号源の構造と出力インピーダンス、トレースの特性インピーダンス、負荷端の特性、トレースのトポロジーが含まれる。ソリューションは、配線に依存した端子接続とトポロジ構造の調整です。
差分ペアのレイアウトには2点注意が必要です。1つは2本のワイヤの長さをできるだけ長くしなければならないことで、もう1つは2本のワイヤ間の距離（この距離は差分インピーダンスによって決定される）を一定にしなければならないこと、つまり平行にしなければならないことです。2つの平行な方法があり、1つは2つの導線が同じ層に並んで動作し、もう1つはこの2つの導線が上下（上下）の2つの隣接層で動作する。一般的に、前者はより多くの並列実装がある。
差動分布線を使用するためには、信号源と受信端が共に差動信号であることに意味がある。したがって、1つの出力端子しかないクロック信号に対して差分布線を使用することは不可能である。
2.高速差分信号配線について。高速差分線ペアがPCB基板上に並列に配線される場合、インピーダンス整合の場合、2つの線の相互結合により多くの利点がもたらされる。しかし、これは信号の減衰を増加させ、伝送距離に影響を与えるという見方がある。そうですか。どうしてですか。大手企業の評価ボードで見たところ、高速配線の中にはできるだけ近くと平行にしているものもあれば、わざと2本の電線の間の距離を近づけているものもあります。どちらがいいか分かりません。私の信号は1 GHzより高く、インピーダンスは50オームです。
ソフトウェアを使用して計算する場合、差分ペアも50オームを使用して計算しますか？それとも100オーム単位で計算しますか？受信側の差動線ペア間に整合抵抗器を追加できますか？ありがとうございます。
専門家の回答：
高周波信号のエネルギー減衰の1つの原因は、表皮効果を含む導体損失（導体損失）であり、もう1つは誘電物質の誘電損失である。電磁理論が伝送路効果を解析する場合、これら2つの要素が信号減衰に与える影響の程度がわかる。差動線路の結合は、それらの特性インピーダンスに影響を与え、より小さくなる。分圧器の原理（分圧器）によれば、信号源が線路に送信する電圧は小さくなる。結合による信号減衰の理論解析については、読んだことがないので、コメントすることはできません。
差動ペアの配線は適切に近接して平行にしてください。適切な近接度とは、距離が差分インピーダンスの値に影響するためであり、差分インピーダンスは差分対を設計する重要なパラメータである。並列性の必要性も差分インピーダンスの整合性を保つためである。2つの線路が突然遠近になると、差動インピーダンスが一致せず、信号の完全性とタイミング遅延に影響を与える。
差分インピーダンスの計算は2（Z 11−Z 12）であり、Z 11はトレース自体の特性インピーダンスであり、Z 12は2本の差分ライン間の結合によって生成されるインピーダンスであり、これはライン距離に関係する。したがって、差分インピーダンスを100オームとして設計する場合、トレース自体の特性インピーダンスは50オームよりやや大きくなければならない。どのくらいの大きさなのかは、シミュレーションソフトウェアで計算することができます。受信側の差動線ペア間の整合抵抗は通常加算され、その値は差動インピーダンスの値に等しくなければならない。これにより信号品質が向上します。
3.実際の配線におけるいくつかの理論衝突をどのように処理するか、実際の配線において、多くの理論が互いに衝突している、例えば
1.複数のアナログ／デジタル接地の接続を処理する：理論的には互いに隔離すべきであるが、実際の小型化と高密度配線では、空間制限または絶対隔離のため、小信号アナログ接地トレースが長すぎる。理論的なつながりを実現するのは難しい。私の方法は、アナログ/デジタル機能モジュールの地を完全な島に分割し、機能モジュールのアナログ/デジタルをこの島に接続することです。そして溝を通じて島を「大」地面につないだ。この方法が正しいかどうか知りたいです。
2.理論的には、水晶発振器とCPUとの接続はできるだけ短くしなければならない。構造レイアウトのため、水晶発振器とCPUとの接続が相対的に細長いため、干渉を受け、動作が不安定になる。どのようにして配線からこの問題を解決しますか。このような問題はまだたくさんありますが、特に高速PCB配線ではEMCとEMIの問題を考慮しなければなりません。その中には多くの衝突があり、これは頭の痛い問題です。これらの競合をどのように解決しますか。ありがとうございます。
専門家の回答：
A基本的には、アナログ／デジタル接地を分割して分離することが正しい。注意しなければならないのは、信号トレースはできるだけ分割された場所（堀）を通過しないべきであり、電源と信号の戻り電流経路は大きすぎてはならない。
B結晶発振器はアナログ正帰還発振回路である。安定した発振信号を持つためには、ループ利得と位相仕様を満たす必要があります。このアナログ信号の発振仕様は干渉を受けやすい。接地保護トレースを追加しても、干渉を完全に遮断できない可能性があります。距離が遠すぎると、地表面のノイズも正帰還発振回路に影響します。そのため、結晶発振器とチップとの距離はできるだけ近くなければならない。
C確かに、高速配線とEMI要件の間には多くの競合があります。しかし、基本的な原理は、EMIが増加した抵抗と容量またはフェライトビーズは、信号のいくつかの電気的特性が規範に合わないことを引き起こすことはありません。したがって、高速信号の内層への進入などのEMI問題を解決または低減するために、トレースとPCBスタックを配列するスキルを使用することが望ましい。最後に、抵抗容量またはフェライトビーズの方法を用いて信号へのダメージを低減する。
4.アナログ部分とデジタル部分の干渉防止問題。いくつかのシステムにはA/Dがよく存在する。問題：耐干渉性を高めるために、アナログ接地とデジタル接地を分離するほか、電源の一点だけを接続し、接地と電源線を厚くする。専門家たちが良い意見やアドバイスをしてくれることを願っています！
専門家の回答：
接地分離のほか、アナログ回路の電源部分にも注意しなければならない。電源がデジタル回路と共有されている場合は、フィルタ回路を追加することが望ましい。また、デジタル信号とアナログ信号は交錯してはならず、特に接地（堀）を越えてはならない。
5.高速信号の自動結線。高速信号の品質を最大限に高めるために、手動配線に慣れていますが、効率が低すぎます。自動ルータを使用してキー信号の巻き方、穴の数、位置を監視することはできません。キー信号の手動ルーティング再自動ルーティングは自動ルーティングのレイアウト率を低下させるが、自動ルーティング結果の調整はより多くのルーティング作業量を意味し、上述の矛盾をどのようにバランスさせ、高速信号のルーティングを完了するのに優れたルータを使用するか？
専門家の回答：
現在、強力な配線ソフトウェアの自動ルータのほとんどは、巻き付け方法や穴の数を制御するための制約を設定しています。EDA社によって巻き取りエンジンの能力や拘束設定項目が大きく異なることがあります。たとえば、蛇行巻線を制御するのに十分な制約があるかどうか、差分対のトレース間隔を制御する可能性があるかどうかなどです。これは、自動配線の配線方法が設計者の考えに合っているかどうかに影響します。また、手動で配線を調整する難しさも巻線機の能力と絶対的に関連している。例えば、トレースの推進能力、ビアの推進能力、さらにはトレースの銅コーティングへの推進能力などがあります。そのため、強力な巻線エンジン能力を持つルータを選択するのがソリューションです。
6試料の設計には何か規範がありますか。参考にしてもらえますか。どのように板材の実際の状況に基づいて試験片を設計しますか？何か問題がありますか。ありがとうございます。
専門家の回答：
試験片はTDR（時間領域反射計）を用いて生産されたPCB板の特性インピーダンスが設計要件を満たしているかどうかを測定するために使用される。一般に、制御するインピーダンスには、単線と差分のペアの2つのケースがあります。したがって、試料上の線幅と線間隔は（差分対がある場合）制御すべき線と同じでなければならない。最も重要なのは測定中の接地点の位置です。接地線のインダクタンスを低減するために、TDRプローブの接地位置は通常、プローブ先端に非常に近い。したがって、試料上の信号測定点と接地点との間の距離と方法は使用するプローブと一致しなければならない。
7.高速PCB設計における信号層の空白領域の銅被覆接地問題について。高速PCB設計では、信号層の空白領域は銅被覆であってもよいが、複数の信号層の銅は接地してもよいのか、半接合半接合なのか。
専門家の回答：
一般的に、空白領域の銅めっきは接地されていることが多い。高速信号線のそばに銅を印加する場合は、銅を印加するとトレースの特性インピーダンスが少し低下するので、銅と信号線の間の距離に注意するだけです。他の層の特性インピーダンスに影響を与えないように注意してください。例えば、二重ストリップ線の構造にあります。
8.特性インピーダンス。最後の質問に答えてくれてありがとう。前回、電源平面と接地平面は基本的に金属平面であるため、電場と磁場の両方に遮蔽作用があると言っていました。マイクロストリップラインモデルを使用して、電力平面における信号線の特性インピーダンスを計算することができますか？帯状線モデルを使用して時間間の信号を計算できますか？
専門家の回答：
はい、特性インピーダンスを計算する場合は、電源平面と接地平面の両方を参照平面として扱わなければなりません。たとえば、4層のスラブ：最上位電源層の接地層の最下層。このとき、最上階の特性インピーダンスモデルは、電力平面を基準平面とするマイクロストリップラインモデルである。
9.高速信号線のマッチング問題。p 4マザーボードなどの高速ボードのレイアウトでは、cpuデータやアドレス信号線などの高速信号線のマッチングが必要なのはなぜですか。もしそれらが一致しなければ、どんな危険がありますか。どのような要因が整合長さ範囲（信号線の時間遅延）を決定し、どのように計算するのか。
専門家の回答：
トレース特性インピーダンス整合の主な原因は、高速伝送路効果による反射が信号の完全性と飛行時間に影響を与えることを避けるためである。言い換えれば、一致しない場合、信号は反射され、品質に影響を与える。
すべてのトレースの長さ範囲は、タイミング要件に基づいて設定されます。信号遅延時間に影響を与える要因はいくつかありますが、トレース長はその1つにすぎません。P 4は、ある信号線の長さが一定の範囲内であることを要求している。信号に使用される伝送モード（共通クロックまたはソース同期）に基づいて計算されるタイミングマージンであり、トラッキング長の一部の許容誤差が割り当てられています。上記の2つのモードの時系列の計算については、時間と空間の制限のため、ここでは詳細な説明は困難である。
