精密PCB製造、高周波PCB、高速PCB、標準PCB、多層PCB、およびPCBアセンブリ。
イン PCB設計 スキル PCB設計 配線スキル質問と回答, 理論的矛盾を導入した, 信号完全性問題の解決, 及び高速差動信号配線. 以下を更新し続ける.
質問：反干渉性能を向上させるために、アナロググランドとデジタルグラウンドを切り離して、電源の1ポイントだけで接続することから離れて、グランドワイヤーとパワーワイヤーは厚くなります、そして、私は若干の良いコメントと提案を与えたいです！
回答：グランドアイソレーションに加えて、アナログ回路部の電源にも注意を払う。デジタル回路と電源を共有すれば、フィルタ回路を追加する方が良い。加えて、デジタル信号およびアナログ信号は、特に分割されたグランド（堀）全体ではインターレースされてはならない。
PCB設計スキル：PCB設計と配線スキルクイズ
高速PCB設計における信号層のブランク領域における銅接地問題
質問：イン 高速PCB デザイン, 信号層の空白領域は銅で被覆することができる. So, 多重信号層の銅は接地されるべきか, または半分の電源と半分の電源?
回答：一般的に、ブランク領域の銅被覆のほとんどは接地である。銅が高速信号線の隣に銅を塗布するとき、銅と信号線の間の距離に注意を払うだけである。なぜなら、適用された銅は、トレースの特性インピーダンスを少し減らすからである。また、デュアルストリップラインの構造においては、その層の特性インピーダンスに影響を与えないように注意する。
高速信号線の整合問題
質問：高速ボード（P 4マザーボードなど）のレイアウトでは、なぜ高速信号線（CPUデータやアドレス信号線など）を一致させる必要がありますか？ヒステリシスはどの因子によって決定されるか？
回答：トレースの特徴的なインピーダンス整合の主な理由は、信号の完全性と飛行時間に影響することから高速伝送線効果に起因する反射を避けることである。言い換えれば、それが一致しない場合、信号は、その品質に影響を与える反映されます。すべてのトレースの長さ範囲は、タイミング要件に従って設定される。信号遅延時間に影響する多くの因子があり，トレース長はその一つである。p 4は特定の信号線の長さがある範囲内にあることを要求する。信号によって使用される送信モード（コモンクロックまたはソース同期）によって計算されるタイミングマージンであり、トレース長の許容誤差の一部を割り当てる。
質問：テストポイントは、大量生産のテスト要件を満たすために、通常の状況下で高密度プリントボード上のソフトウェアによって自動的に生成することができますか？テストポイントの追加は高速信号の品質に影響するか？
一般的に回答, テスト・ポイントが自動的にソフトウェアによって、テスト条件を満たすかどうかは、試験ポイントを添加するためのスペックが試験装置の必要条件を満たすかどうかに依存するかどうかに依存する. 加えて, if the PCBトレース テストポイントを追加するための仕様が比較的厳しい, 行の各セグメントにテストポイントを自動的に追加する方法はありません. もちろん, 手動でテストする場所に記入する必要があります. それが信号品質に影響を及ぼすかどうかは、テストポイントを追加する方法とどのくらいの速信号が. Basically, additional test points (not using the existing via or DIP pin as test points) may be added to the line or pulled out a short line from the line. 前者は、ライン上に小さなコンデンサを追加するのと等価です, 後者は余分な枝ですが. これらの条件の両方が高速信号に影響を与える, そして、効果の程度はシグナルの周波数速度およびシグナルのエッジレートに関連する. 衝撃の大きさはシミュレーションによって知ることができる. 原則的に, テストポイントが小さいほど, より良い (of course, it must meet the requirements of the test tool) the shorter the branch, the better.
