PCB Tecnico - Schede di impostazione delle regole di vincolo Allegro

Nella progettazione e nel cablaggio PCB ad alta velocità, la corrispondenza della lunghezza della linea è generalmente richiesta. In questo momento, è necessario impostare regole di vincolo e assegnare queste regole a vari gruppi di rete. Quanto segue prende ddr come esempio per illustrare i passaggi specifici per impostare questi vincoli.

1. Requisiti di progettazione e cablaggio PCB

Orologio DDR: larghezza linea 10mil, spaziatura interna 5mil, spaziatura esterna 30mil. Il design differenziale del PCB e il cablaggio sono richiesti e l'errore di cablaggio differenziale della coppia deve essere accuratamente abbinato, consentendo entro +20mil

Indirizzo DDR, selezione chip e altre linee di controllo: larghezza della linea 5mil, spaziatura interna 15mil, spaziatura esterna 20mil, dovrebbe essere in una topologia della catena margherita, che può essere 1000-2500mil più lunga della linea ddrclk e non deve essere più breve

Linee di dati DDR, ddrdqs, linee ddrdm: larghezza della linea 5mil, spaziatura interna 15mil, spaziatura esterna 20mil, è meglio progettare e instradare sullo stesso strato di PCB. La differenza di lunghezza della linea tra la linea dati e la linea dell'orologio è controllata entro 50mil.

2. secondo i requisiti di cui sopra, impostare diversi vincoli nella progettazione PCB Allegro

Per la larghezza della linea (fisica), devono essere impostati solo 3 vincoli: DDR_CLK, DDR_ADDR, DDR_DATA

Dopo aver impostato i vincoli di cui sopra, è possibile aggiungere questi vincoli alla rete. Fai clic su allega... nel set di regole fisiche, quindi fare clic su di più nel pannello di controllo a destra,

finestra di dialogo pop-up

Trova ckn0 e ckp0, fai clic su Applica, apparirà

Selezionare NET_PHYSICAL_TYPE nell'elenco a sinistra, immettere DDR_CLK nello spazio a destra e fare clic su Applica per pop up

Cioè, le due reti hanno aggiunto l'attributo NET_PHYSICAL_TYPE e il valore è DDR_CLK.

Allo stesso modo, è possibile impostare il NET_PHYSICAL_TYPE della linea di dati DDR, la linea stroboscopica dei dati e la linea dello scudo dati su DDR_DATA e il NET_PHYSICAL_TYPE della linea di indirizzo DDR, della linea di selezione chip e di altre linee di controllo su DDR_ADDR.

Dopo aver completato i passaggi di cui sopra, i vincoli impostati devono essere assegnati a questi gruppi di rete.

Fare clic sulla tabella assegnazione...

finestra di dialogo pop-up

Scegliere i propri vincoli fisici per diversi gruppi di segnale

Qualcuno potrebbe chiedere, perché ci sono area0 e area1? Questo perché questi vincoli sono impossibili da raggiungere in alcuni luoghi. Ad esempio, nella CPU del pacchetto bga, quando escono i cavi, la spaziatura di linea non può raggiungere 30, 20 o addirittura 10 mil. In questi luoghi, se si segue questo vincolo, è impossibile eliminare il drc nel PCB. In questo momento, una soluzione è quella di classificare questi luoghi come una stanza, e quindi aggiungere l'attributo stanza ad esso (cioè, il nome dell'area camera0, 1, ecc.). Per queste stanze, impostare vincoli appropriati (ibid.).

Per quanto riguarda la spaziatura tra linee, poiché ciascuna è divisa nella spaziatura all'interno del gruppo e nella spaziatura all'esterno del gruppo, ci sono 6 vincoli in totale:

DDR_CLK_INTERNER,DDR_CLK_OUTER,……………………………

Basta impostare la linea per linea e linea per forma per questi sei vincoli e impostarli secondo i requisiti di cui sopra rispettivamente.

I passaggi rimanenti sono gli stessi delle impostazioni in fisica. Ma in questo momento la tabella di assegnazione diventa la seguente.

Quanto sopra è il contenuto dettagliato sui passaggi di impostazione delle regole di vincolo Allegro per la progettazione PCB.