Notizie PCB - Progettazione di circuito di stabilizzazione dell'orologio del convertitore A/D ad alta precisione e ad alta velocità per la prova PCB

La funzione principale del convertitore di dati di prova PCB è di generare forme d'onda analogiche dal campionamento regolare del tempo, o di generare una serie di campioni di tempo regolari da un segnale analogico. Pertanto, la stabilità dell'orologio di campionamento è molto importante. Dal punto di vista del convertitore di dati, questa instabilità (cioè, il jitter casuale dell'orologio) causerà incertezza nel momento in cui il convertitore analogico-digitale campiona il segnale di ingresso. Nei sistemi ad alta velocità, l'errore di temporizzazione della forma d'onda dell'orologio o dell'oscillatore limiterà la velocità massima di un'interfaccia I/O digitale. Non solo, aumenterà anche il tasso di errore del bit del collegamento di comunicazione e limiterà anche il convertitore A/D. (ADC) gamma dinamica, al fine di ottenere le migliori prestazioni del convertitore di dati, è estremamente importante selezionare correttamente l'orologio di campionamento e codifica.

Circuito ADC di prova PCB

Negli ultimi anni, la ricerca straniera sui convertitori A/D ad alta velocità è stata la più attiva, e alcune strutture migliorate sono apparse nella struttura di base Flash [2], come le strutture di circuito subranging (come la struttura semi-flash, Pipelined, struttura multistadio, struttura multistadio). Infatti, sono una struttura di circuito composta da molteplici strutture di circuito Flash e altri circuiti funzionali in forme diverse. Questa struttura può compensare le carenze della struttura di base del circuito Flash e realizzare convertitori A/D ad alta velocità e ad alta risoluzione. Questo tipo di struttura sta gradualmente sostituendo la SAR di lunga data e la struttura integrale e c'è anche un tipo di struttura del circuito bit-per-stadio. Ulteriore miglioramento sulla base di esso, si otterrà una struttura di circuito A chiamata Folding (chiamata anche struttura Mag Amps) Questa è una struttura di uscita seriale di codice grigio. Queste tecniche di progettazione del circuito sono lo sviluppo di convertitori A/D ad alta velocità, ad alta risoluzione e ad alte prestazioni. Ha svolto un ruolo positivo nella promozione.

Inoltre, nella tecnologia di progettazione del circuito convertitore A/D ad alta risoluzione, la struttura del circuito sigma-delta è attualmente una tecnologia di progettazione del circuito molto popolare. Questa struttura del circuito non è utilizzata solo nei convertitori A/D ad alta risoluzione a bassa velocità o media velocità. Sostituirà gradualmente la struttura SAR e del circuito integrale, e questa struttura combinata con la struttura della conduttura, dovrebbe raggiungere una risoluzione più elevata e un convertitore A/D più veloce.

Circuito di stabilizzazione del ciclo di lavoro dell'orologio di prova PCB

Con la continua espansione e il miglioramento delle prestazioni dei sistemi elettronici in armi e attrezzature nella nuova era, la complessità dei sistemi elettronici è anche in aumento. Al fine di garantire le capacità e le prestazioni di campionamento dei dati, feedback di controllo e elaborazione digitale dei sistemi elettronici, moderni sistemi elettronici militari I requisiti per i convertitori A/D sono sempre più elevati, soprattutto per i sistemi militari di comunicazione dei dati e i sistemi di acquisizione dati. La domanda di convertitori A/D ad alta velocità e ad alta risoluzione è in aumento. Il circuito di stabilizzazione del ciclo di lavoro dell'orologio è utilizzato come un'alta velocità, L'unità centrale del convertitore A/D ad alta precisione svolge un ruolo vitale nelle prestazioni del rapporto segnale-rumore (SNR) e del bit efficace (ENOB). Pertanto, è necessario garantire il convertitore A/D ad alta velocità e ad alta precisione Per le prestazioni, è necessario garantire che l'orologio di campionamento e codifica abbia un ciclo di lavoro adatto e un piccolo jitter. Pertanto, è molto necessario effettuare ricerche sul circuito di stabilizzazione del ciclo di lavoro dell'orologio.

Poiché il circuito di stabilizzazione del ciclo di lavoro dell'orologio è l'unità centrale dei convertitori A/D ad alta velocità e ad alta precisione e non ci sono quasi prodotti con circuiti separati di stabilizzazione del ciclo di lavoro dell'orologio, è riportato solo nei convertitori A/D ad alta velocità e ad alta precisione. Rispetto ai prodotti di altre aziende, i prodotti ADI possono migliorare le prestazioni di campionamento principalmente grazie al miglioramento del circuito DCS (duty cycle stabilizer). Il circuito DCS è responsabile della riduzione del jitter del segnale dell'orologio e la tempistica di campionamento dipende dall'orologio. Segnali, i precedenti circuiti DCS di varie aziende possono controllare solo il jitter a circa 0,25ps, mentre i nuovi prodotti ad alte prestazioni AD9446 e LTC2208 possono ridurre il jitter a circa 50fs. Generalmente, riducendo il jitter può migliorare il SNR, aumentando così la risoluzione effettiva (ENOB: numero effettivo di bit), e può raggiungere una velocità di campionamento di più di 100Msps mentre raggiunge un numero di quantizzazione a 16 bit. Se la velocità di campionamento è aumentata senza controllare il jitter, l'ENOB sarà ridotto e la risoluzione desiderata non può essere ottenuta. È impossibile aumentare il numero di bit di quantizzazione. Con lo sviluppo di convertitori A/D ad alte prestazioni, i circuiti DCS possono svilupparsi nella direzione di maggiore velocità, meno jitter e stabilità. La tabella 1 elenca l'orario di lavoro nei convertitori A/D stranieri. I principali indicatori tecnici e parametri del circuito stabile.

Infatti, finora, il jitter 60fs di AD è stato il più piccolo. Ora il jitter dell'apertura è generalmente controllato a circa 1 ps, e jitter più alto di questo numero o addirittura decine di ps è in realtà di poco significato.

Metodo di realizzazione del circuito di stabilizzazione dell'orologio di prova PCB

Dalla situazione attuale della ricerca in patria e all'estero, il circuito dell'orologio utilizzato per stabilizzare l'ADC ad alta velocità è principalmente un ciclo di fase bloccato (Phase-locked loop, PLL). Il sistema a blocco di fase è essenzialmente un sistema di controllo di fase a circuito chiuso. In poche parole, è un circuito che può sincronizzare il segnale di uscita con il segnale di ingresso in termini di frequenza e fase, cioè, dopo che il sistema entra nello stato bloccato (o sincronizzato), la differenza di fase tra il segnale di uscita dell'oscillatore e il segnale di ingresso è zero o rimane costante. Poiché il ciclo a blocco di fase ha molte caratteristiche eccellenti, può essere ampiamente usato nella generazione e distribuzione dell'orologio del processore ad alte prestazioni, nella sintesi e nella conversione di frequenza del sistema e nel tracciamento automatico della sintonizzazione di frequenza, nell'estrazione di sincronizzazione di bit nella comunicazione digitale, nel blocco di fase, nella moltiplicazione di frequenza del blocco di fase e nella divisione di frequenza, ecc.

Questo articolo propone un design DLL (Delay-locked loop DLL) con blocco ritardato. Infatti, il PLL utilizza principalmente il rivelatore di fase e il filtro per monitorare il segnale dell'orologio di feedback e il segnale dell'orologio di ingresso e quindi utilizzare la differenza di tensione generata Controllare l'oscillatore controllato a tensione per generare un segnale simile all'orologio di ingresso e infine raggiungere lo scopo del blocco di frequenza. La funzione della DLL è quella di inserire un impulso di ritardo tra l'orologio di ingresso e l'orologio di feedback fino a quando i bordi ascendenti dei due orologi sono allineati e quando la sincronizzazione è raggiunta, quando il bordo dell'impulso dell'orologio di ingresso e il bordo dell'impulso di feedback sono allineati, la DLL del ciclo bloccato di fase del ritardo sul chip può essere bloccata. Dopo che l'orologio è bloccato, il circuito non è più regolato e non c'è differenza tra i due orologi. In questo modo, il loop phase-locked con ritardo sul chip utilizza l'orologio di uscita DLL per compensare il ritardo di tempo causato dalla rete di distribuzione dell'orologio, migliorando così efficacemente la sorgente e il carico dell'orologio. Ritardo di tempo tra. Prima di tutto, la linea di ritardo è meno influenzata dal rumore rispetto all'oscillatore. Questo perché il punto di attraversamento zero danneggiato nella forma d'onda scompare alla fine della linea di ritardo e ricircola nel circuito dell'oscillatore, generando così più In secondo luogo, il tempo di ritardo è rapidamente cambiato all'interno del cambiamento di tensione di controllo nella DLL, cioè, la funzione di trasferimento è semplicemente uguale al guadagno KBCDL del VCDL. In breve, l'oscillatore utilizzato nel PLL ha instabilità e sfasamento di fase Accumulazione, quando l'orologio di compensazione provoca separatamente ritardo nella rete, tende a ridurre le prestazioni del PLL. Pertanto, la stabilità e la velocità stabile della DLL sono migliori del PLL.

◇La progettazione complessiva della struttura del circuito di prova PCB

La struttura complessiva del circuito di stabilizzazione del ciclo di lavoro dell'orologio è mostrata nella casella tratteggiata nella figura 1. È costituito da un amplificatore buffer di ingresso A, interruttori K1, K2 e un loop delay-locked (DLL).

Quando la frequenza dell'orologio di campionamento è inferiore al limite inferiore del limite di lavoro della DLL, gli interruttori K1 e K2 sono chiusi verso l'alto e la DLL è bypassata; Quando gli interruttori K1 e K2 sono chiusi verso il basso, la DLL inizia a funzionare e regola la fase del segnale di clock in ingresso per fare l'orologio in ingresso Il ciclo di lavoro è vicino al 50% e il jitter è inferiore a 0,5ps.

◇Circuito a blocco di fase con ritardo di prova PCB (DLL)

La struttura del loop delay-locked (DLL) è simile all'ordinario loop phase-locked (PLL), tranne che utilizza una linea di ritardo controllata a tensione (VCDL, Voltage Control Delay Line) invece dell'oscillatore controllato a tensione. Il suo diagramma strutturale è mostrato nella Figura 2. Una DLL comune include 4 moduli principali: rilevatore di fase, circuito pompa di carica, filtro loop e VCDL. La linea di ritardo controllata a tensione è una catena a circuito aperto formata da una serie di alimentatori variabili di ritardo controllati a tensione in serie e il suo segnale di uscita è il ritardo ntd del segnale in ingresso. L'ingresso e l'uscita della linea di ritardo controllata a tensione sono inviati al rivelatore di fase per il confronto e la differenza di fase tra i due è bloccata ad un ciclo (confronto in fase) o a mezzo ciclo (confronto invertito) attraverso il ciclo bloccato a fase, quindi ogni ritardo Il tempo di ritardo dell'unità è T/n o T/2n, dove n è il numero di fasi di ritardo.

La funzione del rivelatore di fase in DLL è di identificare l'errore di fase e regolare l'errore della pompa di carica per controllare la frequenza di uscita dell'oscillatore di tensione. Le caratteristiche comuni del rivelatore di fase sono coseno, dente di sega e triangolo. Il rivelatore di fase può essere diviso in Ci sono due tipi di rivelatori di fase analogici e rivelatori di fase digitali. I principali indicatori sono:

(1) Curva caratteristica di rilevamento di fase. Cioè, la tensione di uscita del rivelatore di fase varia con la differenza di fase del segnale in ingresso. Questa caratteristica richiede che sia lineare e abbia un ampio intervallo lineare.

(2) Sensibilità alla rilevazione di fase. Cioè, la tensione di uscita generata dalla differenza di fase dell'unità, l'unità è v / raJ. La sensibilità alla discriminazione di fase di un rilevatore di fase ideale non dovrebbe avere nulla a che fare con l'ampiezza del segnale in ingresso. Quando la caratteristica di discriminazione di fase è non lineare, è generalmente definita come la sensibilità al punto Pt=0.

(3) intervallo di discriminazione di fase, cioè l'intervallo di fase in cui la tensione di uscita cambia monotono con la differenza di fase.

(4) La frequenza operativa del rivelatore di fase.

La pompa di carica in DLL è in realtà un interruttore di carica, che può convertire la differenza di fase e il ritardo di piombo in corrente e quindi convertirlo in una tensione di controllo attraverso l'azione integrale del condensatore di primo ordine, e quindi utilizzare questa tensione di controllo di feedback per controllare il tempo di ritardo. Al fine di raggiungere il ritardo di fase richiesto.

La DLL ha due funzioni: una è quella di rilevare il ciclo di lavoro; L'altro è rilevare il tremolio dell'orologio. Poiché il blocco del ritardo è il 50% del ciclo dell'orologio, quando il rilevatore di fase (PDF) rileva che il ciclo di lavoro è superiore al 50%, la carica La pompa (CP) sale per diminuire il ciclo di lavoro, e viceversa, scende per aumentare il ciclo di lavoro.

Quanto sopra è un'introduzione alla progettazione del circuito di stabilizzazione dell'orologio del convertitore A/D ad alta precisione e ad alta velocità per la prova PCB. Ipcb è fornito anche ai produttori di PCB e alla tecnologia di produzione di PCB