L'actualité PCB - DDR2 DDR3 règles de mise en page PCB

Certains internautes disent que les lignes de données DDR sont verrouillées par dqs, de sorte que les longueurs devraient rester égales. Les lignes d'adresse et de contrôle sont verrouillées par l'horloge, de sorte qu'elles doivent maintenir une certaine relation isométrique avec l'horloge. En général, il n'y a pas de problème avec des longueurs égales. En termes d'impédance, il faut généralement 60 Ohms pour DDR et 50 ohms pour DDR2. Ne pas perforer les traces pour éviter les discontinuités d'impédance. En termes de diaphonie, il n'y a pas de problème tant que l'espacement des lignes s'élargit et qu'une couche de signal est hiérarchique. Il y a aussi des internautes qui disent avoir simulé les résultats de la DDR2: l'erreur d'horloge sur la longueur de la ligne est inférieure à 0,5 mm; Longueur maximale inférieure à 57 mm; La différence de longueur entre la ligne d'horloge et la ligne d'adresse relative est inférieure à 10 mm.

Selon nine Technology, la DDR et la ddrx, y compris la DDR2, la ddr4, etc., sont relativement difficiles à lire et à écrire avec la SDRAM synchrone traditionnelle, que ce soit avec une puce sur une carte PCB ou avec une bande DIMM. Il y a principalement trois difficultés: premièrement, le timing. Comme DDR utilise des déclencheurs de fronts bilatéraux, alors que l'horloge universelle synchronise unilatéralement les circuits de fronts, il existe de grandes différences dans le calcul de la séquence. La raison pour laquelle le double bord du DDR se déclenche est que l'horloge se multiplie à l'intérieur de la puce. Il semble que le débit d'adresse de données soit le même que celui d'une horloge externe. Pour s'assurer qu'une faible pente de différence de phase d'un ensemble de signaux peut être jugée, DDR utilise la synchronisation par paquets pour déclencher un signal dqs sur le signal Data DQ, de sorte que la synchronisation temporelle requise sur DDR est entre DQ et dqs et non entre les données générales et l'horloge. Par ailleurs, lors du test des temps de vol maximum et minimum tflight, un signal général est calculé entre le bord du signal passant par le niveau de test vmeas et un seuil bas de décision vinl et un seuil haut Vinh. Pour assurer un temps de réglage et de maintien suffisant, le contrôle du temps de vol ne tient pas compte de la vitesse du signal lui - même. Du fait du faible niveau de DDR, seul le niveau intermédiaire vref est utilisé comme niveau de test. La variation du signal le long du taux de conversion de taux doit être prise en compte dans le calcul des instants d'établissement et de maintien et une valeur ajoutée supplémentaire doit être ajoutée dans le calcul des instants d'établissement et de maintien. Compensation du taux de conversion. Cette valeur de compensation est introduite dans la spécification spéciale DDR ou dans les données de la puce. Deuxièmement, la correspondance. DRR est au niveau SSTL. Ce tampon particulier nécessite un circuit externe pour fournir un pull - up. Cette valeur est de 30 - 50 ohms et le niveau VTT est la moitié du niveau haut. Ce pull - up fournira un courant continu pour le fonctionnement tampon et donc un courant très important. De plus, pour inhiber la réflexion, une adaptation d'impédance de ligne de transmission et une adaptation de résistance série sont également nécessaires. Il en résulte que sur le signal de données DDR, il y a une résistance série de 10 - 22 ohms à chaque extrémité et que le pull - up est proche de l'extrémité DDR; Pour le signal d'adresse, la résistance série est connectée à l'extrémité émission et le pull up est proche de l'extrémité DDR. Troisièmement, l’intégrité du pouvoir. En raison de la faible oscillation de niveau du DDR (par exemple 2,5 V pour sstl2 et 1,8 V pour sstl1), il nécessite une stabilité de tension de référence élevée, en particulier vref et VTT. Les boucles à verrouillage de phase analogiques internes sont généralement utilisées dans les puces fournissant des horloges DDR. Les exigences de puissance de référence sont très élevées; Parce que le VTT fournit un courant important, il est nécessaire que l'impédance d'alimentation soit suffisamment faible et que l'inductance du cordon d'alimentation soit suffisamment faible; En outre, le signal de fonctionnement de synchronisation DDR est multiple, rapide, le bruit de commutation de synchronisation est élevé, la distribution de puissance est raisonnable et l'alimentation est bonne. Le circuit de couplage est très nécessaire. Clk a la même longueur que X, la différence entre la longueur la plus longue et la plus courte ne dépasse pas 25 Mils

2. La longueur du dqs est y, y doit être dans la gamme [X - 1500, X 1500mils] par rapport au CLK

3. La longueur de DM et Data est Z, l'intervalle de Z par rapport à la dqs de chaque groupe devrait être [y - 25, y 25mils]

4. La longueur du signal A / C (signal de commande et de commande) est K, qui doit être dans la gamme [X - 1500, X 2000mils] par rapport à CLK

5. Contrôle d'impédance: DQ dqs DM control command Clk impédance est de 55 ohms - 15% 1. La mémoire dans un système arm à paquets câblés est généralement de 32 bits ou 16 bits et est généralement constituée d'une ou deux puces mémoire. Les lignes de données peuvent être divisées en un, deux ou quatre groupes. La Division d'un groupe est: data0 - 31, dqs0 - 3, dqm0 - 3 en un seul groupe; Division de deux groupes: data0 - 15, dqs0 - 1, dqm0 - 1 pour un groupe, data16 - 31, dqs2 - 3, dqm2 - 3 pour un groupe; Les quatre groupes sont divisés en un groupe: data0 - 7, dqs0, dqm0 pour un groupe, data8 - 15, dqs1, dqm1 pour un groupe, data16 - 23, dqs2, dqm2 pour un groupe et data23 - 32, dqs3, dqm3 pour un groupe. Lors du câblage, les lignes de signal du même groupe doivent être sur la même couche. Le reste est un signal d'horloge, un signal d'adresse et d'autres signaux de commande. Ces lignes de signal sont un groupe. Cet ensemble de lignes de signal doit être câblé 2 sur la même couche autant que possible. Correspondance isométrique. Data0 - 31, dqs0 - 3, dqm0 - 3 de DDR correspondent tous à des longueurs égales, qu'ils soient divisés en un, deux ou quatre groupes. L'erreur est contrôlée à 25mil. Il peut être plus long que la ligne d'adresse, mais ne peut pas être plus court. B. le signal d'horloge, le signal d'adresse et d'autres signaux de contrôle sont tous appariés de longueur égale, l'erreur est contrôlée à 50mil. De plus, s'il s'agit d'une horloge DDR, elle doit être routée selon les exigences de la ligne différentielle. La longueur des deux lignes d'horloge doit être contrôlée à moins de 2,5 mils de l'erreur et la longueur de découplage doit être minimisée. Les lignes d'horloge peuvent être 20 - 50 mils plus longues que les lignes d'adresse et d'autres lignes de signal. Le contrôle de l'espacement doit tenir compte des exigences d'impédance et de la densité des traces. Le principe d'espacement habituel est de 1W ou 3W. S'il y a suffisamment d'espace de câblage, les lignes de données peuvent être câblées à une distance de 3W, ce qui peut réduire beaucoup la diaphonie. Si cela ne fonctionne pas, un espacement d'au moins 1W doit être garanti. En outre, la distance entre la ligne de données et les autres lignes de signal doit être d'au moins 3 W, ce qui est encore mieux si elle peut être plus grande. La distance entre l'horloge et les autres lignes de signal doit être maintenue à au moins 3 W et aussi grande que possible. L'espacement des enroulements peut également adopter le principe 1W et 3W, le principe 3W doit être adopté en premier.

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