Substrat De Boîtier IC - Packaging avancé pour un avenir 2.5D et 3D

En plus des processus avancés, l'encapsulation avancée est devenue une technologie clé pour la poursuite de la loi de Moore. Ces dernières années, des technologies telles que la 2.5D, la 3D et les petites puces sont devenues un sujet brûlant dans l'industrie des semi - conducteurs. Exactement, comment l'emballage avancé joue - t - il un rôle clé dans la poursuite de la loi de Moore? 2. Quelles sont les caractéristiques des technologies d'emballage telles que la 5d, la 3D et les petites puces?

Des applications telles que l'intelligence artificielle (IA), l'Internet des véhicules, la 5G et bien d'autres ont vu le jour et nécessitent toutes l'utilisation de puces fonctionnelles avancées avec calcul haute vitesse, transmission haute vitesse, faible latence et faible consommation d'énergie. Cependant, à mesure que la demande en informatique se multiplie, comment perpétuer la loi de Moore est un défi pour l'industrie des semi - conducteurs.

À mesure que la micro - échelle des puces devient de plus en plus difficile, des intégrations hétérogènes apparaissent.

En d'autres termes, les processus avancés de semi - conducteurs évoluent vers 7nm, 5NM, 3nm et 2nm. La taille du transistor est donc proche de la limite de volume physique de l'atome. Les contraintes électroniques et physiques rendent également de plus en plus difficile la poursuite de la réduction et de la mise à niveau des processus avancés.

Ainsi, en plus de continuer à développer des processus avancés, l'industrie des semi - conducteurs cherche d'autres moyens de maintenir la miniaturisation et l'efficacité des puces. La conception de la mise en page de la puce est devenue une nouvelle solution pour perpétuer la loi de Moore, et le concept de système d'architecture de conception intégrée hétérogène (Hidas) est né, devenant le moteur d'innovation de la puce IC.

L'intégration dite hétérogène, au sens large, se réfère à l'intégration de deux puces différentes telles que mémoire + puce logique, optoélectronique + composants électroniques, etc., par des techniques telles que l'encapsulation, l'empilement 3D, etc. En d'autres termes, l'intégration de deux puces avec des processus différents et des performances différentes peut être qualifiée d'intégration hétérogène.

Parce que le marché des applications est plus diversifié, chaque produit est différent en termes de coût, de performance et de population cible, de sorte que les technologies d'intégration hétérogènes requises sont également différentes et que la tendance à la focalisation sur le marché se manifeste progressivement. Par conséquent, l'usine de génération IC, la fabrication et l'industrie des équipements semi - conducteurs ont tous investi dans le développement de l'intégration hétérogène, 2.5D, l'encapsulation 3D, les petites puces et d'autres technologies d'encapsulation populaires, toutes basées sur le concept de l'intégration hétérogène, telles que les pousses de bambou après Les pousses de printemps.

L'emballage 2.5D réduit efficacement les coûts de production de puces

Dans le passé, pour intégrer les puces ensemble, la plupart utilisaient des technologies d'encapsulation au niveau du système (SIP), telles que l'encapsulation PIP (encapsulation dans l'encapsulation), l'encapsulation POP (encapsulation sur l'encapsulation). Cependant, en tant que smartphone, aiot et autres applications, il faut non seulement des performances plus élevées, mais aussi maintenir une petite taille, une faible consommation d'énergie, dans ce cas, nous devons trouver un moyen d'empiler plus de puces pour réduire le volume, de sorte que la technologie d'encapsulation actuelle, en plus du SIP original, évolue également vers la technologie d'encapsulation 3D.

En bref, l'encapsulation tridimensionnelle implique l'utilisation d'un intermédiaire en silicium (Silicon Intermediate) directement à partir d'une plaquette de silicium, plutôt que d'utiliser un ancien « fil porteur» en plastique, et l'encapsulation directe de plusieurs puces ayant des fonctions différentes en une seule puce plus efficace. En d'autres termes, l'ajout d'une puce de silicium sur le silicium maintient la loi de Moore en vie d'une manière qui augmente le coût du processus et les contraintes physiques.

Alors que l'encapsulation stéréoscopique est plus familière avec l'encapsulation 2.5D et 3D, nous commençons ici par l'encapsulation 2.5D. Le concept principal, appelé boîtier 2.5D, consiste à disposer un processeur, une mémoire ou d'autres puces sur un intermédiaire en silicium (Silicon interposer), connecté par des micro - bosses, permettant aux fils métalliques à l'intérieur de l'intermédiaire en silicium de connecter les signaux électroniques des différentes puces. Les Plots métalliques inférieurs sont ensuite connectés à l'aide d'un TSV et les billes métalliques externes sont connectées à l'aide d'une plaque porte - fil pour permettre une interconnexion plus étroite entre la puce, la puce et le substrat d'encapsulation.

L'Encapsulation 2.5D et 3D est la technologie d'encapsulation stéréoscopique populaire. (Source: ANSYS)

La technologie d'encapsulation 2.5D actuellement bien connue n'est rien d'autre que cowos de TSMC. Le concept de la technologie cowos est de placer des puces semi - conductrices telles que des processeurs, des mémoires, etc. sur une couche intermédiaire de silicium, puis de les connecter au substrat inférieur par un processus d'encapsulation de puces sur plaquette (Cow). En d'autres termes, la puce est d'abord connectée à la plaquette de silicium par un procédé d'encapsulation de la puce sur plaquette (Cow), puis la puce cow est connectée au substrat et intégrée dans le cowos. Avec ce mode d'encapsulation, il est possible d'encapsuler plusieurs puces ensemble et de les interconnecter via un intermédiaire en silicium pour obtenir des effets de faible volume d'encapsulation, de faible consommation d'énergie et de moins de broches.

Concept technique d'encapsulation TSMC cowos. (Source: TSMC)

Outre cowos, l'encapsulation au niveau de la tranche de sortie peut également être classée comme méthode d'encapsulation 2.5D. Le principe de l'encapsulation au niveau du Wafer festonné est de tirer les circuits nécessaires de l'extrémité du semi - conducteur nu vers la couche de redistribution pour former l'encapsulation. Ainsi, il n'est pas nécessaire de sceller les plaques de chargement, les fils, les bosses, ce qui peut réduire les coûts de production de 30% et également rendre les puces plus minces. Dans le même temps, la surface de la puce peut être considérablement réduite. Il peut également remplacer les perforations de silicium plus coûteuses, permettant l'intégration de différents composants par des techniques d'encapsulation.

Bien sûr, la technologie d'emballage stéréoscopique n'est pas seulement 2.5D, mais aussi l'emballage 3D. Alors, quelle est la différence entre les deux, et l'industrie des semi - conducteurs adopte l'encapsulation 3D?

Par rapport au boîtier 2.5D, le boîtier 3D fonctionne en créant une structure de Transistor (CMOS) sur la puce et en utilisant des perforations de silicium pour connecter les signaux électroniques des différentes puces supérieures et inférieures, ce qui permet d'empiler directement verticalement des mémoires ou d'autres puces.

L'Encapsulation 3D est un empilement direct de puces. (Source: Intel)

TSMC et Intel développent activement la technologie d'encapsulation 3D

Intel (intc) et Taiwan Semiconductor (TSMC) ont leurs propres technologies d'encapsulation 3D. Intel utilise la technologie d'encapsulation 3D "foveros", qui utilise une logique de pile hétérogène pour gérer les opérations et peut empiler chaque puce logique ensemble. Cela signifie que, pour la première fois, l'empilement de puces s'étend des supports de silicium passifs traditionnels et des mémoires empilées à des produits logiques efficaces tels que les processeurs CPU, graphiques et d'IA. Dans le passé, les empilements étaient utilisés uniquement pour la mémoire, mais maintenant les empilements hétérogènes sont utilisés pour empiler différentes combinaisons de mémoire et de puces de calcul.

En outre, Intel développe trois nouvelles technologies: co - emib, ODI et mdio. Co - emib peut connecter des performances et des capacités de calcul supérieures et permettre l'interconnexion de deux ou plusieurs composants foveros. Les concepteurs peuvent également connecter des simulateurs, des mémoires et d'autres modules avec une bande passante très élevée et une très faible consommation d'énergie. La technologie ODI offre une plus grande flexibilité pour la communication d'interconnexion omnidirectionnelle entre les puces de petite et moyenne taille. La puce supérieure peut communiquer avec d'autres petites puces telles que la technologie emib ou verticalement avec la puce nue inférieure via un via en silicium (TSV) tel que la technologie foveros.

Concept technologique Intel foveros. (Source: Intel)

La technologie utilise également de grands trous traversants verticaux pour alimenter la plaque nue supérieure directement à partir du substrat d'encapsulation. Ces grands trous sont beaucoup plus grands que les Vias traditionnels en silicium et offrent une transmission de puissance plus stable et une résistance plus faible. Et permet une bande passante plus élevée et une latence plus faible avec la pile. Cette approche réduit le nombre de Vias de silicium nécessaires dans la puce de base, libère plus de surface pour les éléments actifs et optimise la taille de la feuille nue.

D’autre part, TSMC propose une solution d’intégration « 3D Multi - Chip and System Integration Chip » (SOIC). Les solutions sur puce intégrées au système superposent directement des cristaux nus bien connus de différentes tailles, technologies de processus et matériaux.

TSMC note que les puces intégrées du système ont une densité et une vitesse de billes plusieurs fois supérieures à celles des solutions de circuits intégrés 3D traditionnelles utilisant des micro - billes, tout en réduisant considérablement la consommation d'énergie. Par ailleurs, la puce d'intégration de système est une solution intégrée de prétraitement reliant deux ou plusieurs cristaux nus avant Encapsulation; Ainsi, le chipset intégré au système peut intégrer davantage d'autres puces en utilisant les technologies d'encapsulation avancées du back - end info ou cowos de la société, créant ainsi une solution puissante au niveau du système "3D * 3D".

En outre, TSMC a lancé 3dfabric, qui regroupe les solutions d'intégration de systèmes 3dic en pleine croissance, offrant une plus grande flexibilité et créant des systèmes puissants avec de fortes interconnexions sur de grandes étendues. Avec différentes options d'empilement de puces avant et arrière, 3dfabric aide les clients à connecter plusieurs puces logiques ensemble, même des mémoires haute fréquence (hbM) en série ou de petites puces hétérogènes telles que des modules analogiques, d'entrée / sortie et RF. 3dfabric combine des solutions 3D avant et arrière et complète la miniaturisation des transistors pour améliorer continuellement les performances et les fonctionnalités du système, réduire la taille et l'apparence et accélérer le délai de mise sur le marché des produits.

Après l'introduction de la 2.5D et de la 3D, chiplets est l'une des dernières technologies d'encapsulation avancées dans l'industrie des semi - conducteurs. Enfin, un bref aperçu des caractéristiques et des avantages des chiplets.

Il y a trois avantages à utiliser chiplets. En raison du coût très élevé des processus avancés, il est de plus en plus difficile de réduire les circuits analogiques et les E / s en particulier à mesure que les technologies de processus évoluent. Les puces divisent les circuits en petites puces indépendantes, renforçant leur fonction, leur technologie de processus et leur taille, les intégrant finalement pour surmonter les défis de la miniaturisation des processus. En outre, chiplets peut également utiliser des puces matures existantes pour réduire les coûts de développement et de validation.

Actuellement, de nombreux fabricants de semi - conducteurs ont lancé des produits haute performance à la manière d'une puce. Par exemple, le FPGA Intel stratix 10 GX 10m d'Intel est conçu avec une puce pour une densité et une capacité de composants plus élevées. Le produit est basé sur l'architecture FPGA Intel stratix 10 existante et la technologie emib (Embedded Multi - Chip Interconnection Bridge) d'Intel, qui intègre deux puces logiques de base FPGA Intel stratix 10 GX haute densité et les unités d'E / s correspondantes. Il en va de même pour la deuxième génération de processeurs de la famille epyc d'AMD. Contrairement à la méthode de puce de première génération qui combine la mémoire et les E / s pour former un CPU de 14 nm, la deuxième génération consiste à séparer les E / s et la mémoire en une seule puce et à découper le CPU de 7 nm en 8 puces pour les combiner.

En conclusion, dans le passé, l'efficacité des puces a été améliorée par l'amélioration des processus de semi - conducteurs, mais la miniaturisation des puces est devenue de plus en plus difficile à mesure que la taille des composants approchait des limites physiques. Afin de maintenir la conception de puce de petite taille et de haute efficacité, l'industrie des semi - conducteurs a non seulement continué à développer des processus avancés, mais a également amélioré l'architecture de la puce pour que la puce passe de la couche unique d'origine à l'empilement multicouche. Par conséquent, la technologie d'encapsulation avancée est également devenue l'un des principaux moteurs de l'amélioration de la loi de Moore, menant la tendance de développement de l'industrie des semi - conducteurs.

Les principaux travaux du future intelligence Lab comprennent: la mise en place d’un système d’évaluation du Qi des systèmes d’ia, la réalisation d’une évaluation mondiale du Qi en IA; Mettre en œuvre le programme de recherche sur le cerveau en nuage Internet (urbain) pour construire la technologie du cerveau en nuage Internet (urbain) et la carte de l'entreprise au service de l'amélioration du niveau d'intelligence dans les entreprises, les industries et les villes.