Noticias de PCB - Reglas de diseño de PCB DDR2 DDR3

Algunos internautas dijeron que el cable de datos DDR está bloqueado por dqs, por lo que la longitud debe mantenerse igual. Las líneas de dirección y control están cerradas por el reloj, por lo que necesitan mantener una cierta relación de longitud igual con el reloj. En general, no hay problema en que la longitud sea igual. En términos de resistencia, en general, DDR necesita 60 ohms y DDR2 necesita 50 ohms. No perforar en el sendero para evitar la discontinuidad de la resistencia. En términos de conversación cruzada, mientras el espaciamiento de las líneas se ensanche y la señal de una capa se estratifica, no hay problema. Algunos internautas también dijeron que simularon los resultados de ddr2: el error entre el reloj y la longitud de la línea es inferior a 0,5 mm; La longitud máxima es inferior a 57 mm; La diferencia de longitud entre la línea del reloj y la línea de dirección relativa es inferior a 10 mm.

Nine Technology dijo que tanto DDR como ddrx (incluidos ddr2, ddr4, etc.) son relativamente difíciles de leer y escribir con SDRAM síncrona tradicional, ya sea utilizando chips en placas de PCB o utilizando tiras dimm. Hay tres dificultades principales: primero, la programación. Debido a que el DDR se activa con un borde bilateral y el circuito de sincronización de un borde unilateral del reloj universal, hay grandes diferencias en el cálculo del tiempo. La razón por la que el doble borde del DDR se activa es que el reloj se duplica dentro del chip. Parece que la velocidad de la dirección de datos es la misma que la del reloj externo. Para garantizar que se pueda juzgar la pequeña desviación de la diferencia de fase de un conjunto de señales, el DDR utiliza la sincronización de paquetes para desencadenar la señal dqs en la señal DQ de datos, por lo que la sincronización temporal necesaria en el DDR es entre DQ y dqs, no entre datos generales y relojes. Además, al probar el tiempo de vuelo máximo y mínimo tfiight, se calcula la señal general entre el borde de la señal que pasa por el nivel de prueba vmeas y el umbral de decisión bajo vinl y el umbral alto vinh. Para garantizar un tiempo de configuración y retención suficiente, el tiempo de vuelo de control no tiene en cuenta la velocidad de la señal en sí. Debido al bajo nivel de ddr, solo se utiliza el nivel intermedio vref como nivel de prueba. Al calcular el tiempo de establecimiento y el tiempo de retención, se debe tener en cuenta la tasa de conversión del cambio de señal a lo largo de la velocidad, y se debe agregar un valor agregado adicional al calcular el tiempo de establecimiento y el tiempo de retención. Compensación de la tasa de conversión. Este valor de compensación se introduce en especificaciones especiales DDR o datos de chips. En segundo lugar, emparejar. El DRR adopta el nivel sstl. Este amortiguador especial requiere un circuito externo para proporcionar un tirón hacia arriba. El valor es de 30 - 50 Ohm y el nivel vtt es la mitad del alto nivel. Este tirón superior proporcionará corriente continua para la operación de amortiguación, por lo que la corriente es muy grande. Además, para inhibir el reflejo, también es necesario emparejar la resistencia de la línea de transmisión y la resistencia de la serie. El resultado de esto es que en la señal de datos ddr, cada extremo tiene una resistencia en serie de 10 - 22 ohms, y se tira hacia arriba cerca del extremo ddr; Para la señal de dirección, la resistencia de serie se conecta al extremo de transmisión y se acerca al extremo ddr. En tercer lugar, la integridad del poder. Debido a la oscilación de bajo nivel del DDR (por ejemplo, sstl2 es de 2,5v y sstl1 es de 1,8v), requiere una alta estabilidad de voltaje de referencia, especialmente vref y vtt. El bucle de bloqueo de fase analógico interno se utiliza generalmente en chips que proporcionan relojes ddr. Los requisitos de la fuente de alimentación de referencia son muy altos; Debido a que vtt proporciona una gran corriente, se requiere que la resistencia de la fuente de alimentación sea lo suficientemente baja y que la inducción del cable de alimentación sea lo suficientemente pequeña; Además, DDR tiene muchas señales de trabajo simultáneas, alta velocidad, alto ruido del interruptor de sincronización, distribución razonable de la Potencia y buen suministro de energía. los circuitos de acoplamiento son muy necesarios. La longitud del CLK es la misma que la x, y la diferencia entre la longitud máxima y la más corta no supera los 25 mils.

2. la longitud del dqs es y y, en comparación con clk, y debe estar dentro del rango de [x - 1500, x 1500 mils]

3. la longitud de DM y datos es z, y el intervalo Z debe ser [y - 25, y 25 mils] en comparación con el dqs de cada grupo

4. la longitud de la señal A / C (señal de control y comando) es k, que debe estar dentro del rango de [x - 1500, X 2000mils] en comparación con CLK

5. control de resistencia: la resistencia DQ dqs DM Control Command CLK es de 55 Ohm - 15% 1. La memoria en el sistema ARM de paquetes de cableado suele ser de 32 o 16 bits, generalmente compuesta por uno o dos chips de memoria. Las líneas de datos se pueden dividir en un grupo, dos o cuatro grupos. los grupos se dividen en: data0 - 31, dqs0 - 3, dqm0 - 3 en un grupo; La División de los dos grupos: data0 - 15, dqs0 - 1, dqm0 - 1 es un grupo, data16 - 31, dqs2 - 3, dqm2 - 3 es un grupo; Los cuatro grupos se dividen en un grupo: data0 - 7, dqs0, dqm0 son un grupo, data8 - 15, dqs1, dqm1 son un grupo, data16 - 23, dqs2, dqm2 son un grupo y data23 - 32, dqs3, dqm3 son un grupo. Al cableado, el mismo grupo de líneas de señalización debe estar en la misma capa. el resto son señales de reloj, señales de dirección y otras señales de control. Estas líneas de señal son un grupo. Este conjunto de líneas de señal debe estar conectado en la misma capa 2 en la medida de lo posible. Coincidencia equidistante. Los datos de DDR 0 - 31, dqs0 - 3 y dqm0 - 3 coinciden en la misma longitud, ya sea que se dividan en un grupo, dos o cuatro grupos. El error se controla en 25 mil. Puede ser más largo que la línea de dirección, pero no más corta. B. la señal del reloj, la señal de dirección y otras señales de control coinciden en la misma longitud, con un error controlado en 50 mils. Además, si se trata de un reloj ddr, debe ser enrutado de acuerdo con los requisitos de la línea diferencial. La longitud de las dos líneas de reloj debe controlarse dentro de los 2,5 milímetros del error y la longitud no acoplada debe minimizarse. La línea de reloj puede ser de 20 - 50 milímetros más larga que la línea de dirección y otras líneas de señal. El control del espaciamiento debe tener en cuenta los requisitos de resistencia y la densidad de trazas. El principio general de distancia es de 1w o 3w. Si hay suficiente espacio para el cableado, el cable de datos se puede cableado a una distancia de 3w, lo que puede reducir muchas conversaciones cruzadas. Si no funciona, se debe garantizar una distancia de al menos 1w. Además, la distancia entre la línea de datos y otras líneas de señal debe ser de al menos 3w, lo que es mejor si puede ser mayor. La distancia entre el reloj y otras líneas de señal debe mantenerse al menos 3W y ser lo más grande posible. El espaciamiento de las bobinas también puede adoptar los principios de 1w y 3w, y el principio de 3W debe adoptarse primero.

Lo anterior es una introducción a las reglas de diseño de PCB DDR2 ddr3. el IPCB también proporciona fabricantes de PCB y tecnología de fabricación de pcb.