Новости PCB - Правило расположения DDR2 DDR3 PCB

Некоторые пользователи отмечают, что DDR - линия данных блокируется DQS, поэтому ее длина должна быть равной. адресная и управляющая линии хранятся под действием тактового генератора,поэтому они должны поддерживать определенные равные отношения по длине с тактовым генератором. Вообще говоря, с равной длиной проблем нет. Что касается импеданса, то, как правило, для DDR требуется 60 Ом, для DDR-2 - 50 Ом.Не делайте перфорацию на нотной дорожке, чтобы избежать разрыва импеданса. С точки зрения перекрестных помех, только ширина между рядами, один слой сигнала уложен,нет проблем.Некоторые нетизены также сообщили, что смоделировали результаты DDR2:ошибка длины между тактовыми импульсами составляет менее 0.5 мм; максимальная длина менее 57 мм; разница между тактовыми импульсами и относительной адресной линией - менее 10 мм.

Компания Nine Technology заявила, что независимо от того, используются ли микросхемы на печатных плат или планки DIMM, модули DDR и DDRx (включая DDR2, DDR4 и т. д.) относительно трудно читать и записывать с помощью традиционной синхронной памяти SDRAM. Существуют три основные трудности: во-первых, синхронизация. При использовании двойного триггера DDR и общей схемы синхронизации с одним краем синхронизации расчет времени сильно отличается. Причина двухкратного срабатывания DDR заключается в том, что тактовая частота умножается внутри микросхемы. Получается, что скорость передачи данных адреса идентична внешнему тактовому генератору. Для того чтобы можно было оценить небольшой перекос фазы группы сигналов, в DDDR используется пакетная синхронизация для запуска сигналов DQ на DQS, поэтому синхронизация, требуемая в DDR, осуществляется между DQ и DQS, а не между обычными данными и тактовым генератором. Кроме того, при тестировании максимального и минимального времени полета Tflight общий сигнал рассчитывается между порогом сигнала Vmeas и порогом Vinl и верхним порогом Vinh при тестировании уровня Vmeas.

Чтобы обеспечить достаточное время установки и удержания, контролируйте время полета без учета скорости самого сигнала. Из-за низкого уровня DDR в качестве тестового уровня используется только промежуточный уровень Vref. При расчете времени установления и удержания необходимо учитывать скорость переключения фронта сигнала, поэтому при расчете времени установления и удержания необходимо добавить дополнительные параметры. Компенсация скорости перехода. Это значение компенсации вводится в специальную спецификацию DDR или данные микросхемы. секунда, совпадение. Для DRR используется уровень SSTL. Этот специальный буфер требует внешней схемы для обеспечения подтягивания. значение от 30 до 50 Ом, а уровень VTT составляет половину высокого уровня. Эта подтяжка обеспечивает постоянный ток при работе буфера, поэтому ток очень велик. Кроме того, для подавления отражений необходимо согласовать импеданс линии передачи с последовательным сопротивлением. В результате для сигнала данных DDR каждый конец имеет последовательное сопротивление от 10 до 22 Ом, а подтяжка находится рядом с концом DDR; для сигнала адреса конец линии передачи подключен к последовательному сопротивлению, а верхняя подтяжка находится рядом с концом DDR. В-третьих, целостность питания.

Из-за небольшого размаха уровня DDR (например, 2.Напряжение SSTL2 и SSTL1 составляет 5В.8В для SSTL1), ему требуется высокая стабильность опорного напряжения, особенно Vref и VTT. Внутренняя имитация фазовой блокировки обычно используется в микросхеме, обеспечивающей тактовую частоту DDR. Требования к опорному питанию очень высоки; поскольку VTT обеспечивает большой ток, общее сопротивление источника питания требуется довольно низкое, а индуктивность силового провода достаточно мала; кроме того, работа DDR с большим количеством сигналов, высокая скорость, серьезный тактовый шум, разумное распределение мощности и хороший источник питания цепи связи очень необходимы.

1.CLK имеет ту же длину, что и X, и разница между самой длинной и самой короткой длиной не превышает 25 мил.

2.длина DQ для Y, по сравнению с CLK, Y должна быть в диапазоне [X-1500, X 1500mils].

3.Длина DM и DATA равна Z, сравнение значений DQ по группам, Z должна быть в интервале [Y-25, Y 25mils].

4.длина/C сигнала (управляющий и командный сигнал) равна K, по сравнению с CLK, K должен быть в диапазоне [X-1500, X 2000mils].

5.Контроль импеданса: Импеданс DQ DQS DM CONTROL COMMAND CLK составляет 55 Ом -15%

Группировка проводов

Память в системе ARM, как правило, 32- или 16-разрядная и обычно состоит из одного или двух чипов памяти.

разделение групп на группы: DATA0 - 31, DQS0 - 3, DQM0-3 как группа;

Разделение на две группы: DATA0-15, DQS0-1, DQM0 - 1 как единое целое, DATA16-31, DQS2 - 3, DQM2-3 как группа;

Четыре группы разделены на одну группу: DATA0-7, DQS0, DQM0 - группа, данные 8 - 15, DQS1, DQM1 - одна группа, данные 16 - 23, DQS2, DQM2 - группа, и DATA23-32, DQS3, DQM3 - группа.

Он был разделен на группы, которые могут быть определены количеством микросхем и плотностью монтажа. время подключения, сигнальные линии одной группы должны находиться на одном слое.

Остальные часовые сигналы, сигналы адреса и другие сигналы управления. Эти сигнальные линии - группа. Эта группа сигнальных линий должна быть проложена на одном уровне, насколько это возможно.

Изометрическое соответствие

a.DATA0-31, DQS0-3, DQM0-3 DDR имеют одинаковую длину, независимо от того, разделены они на группы или нет, две группы или четыре группы. управление ошибками в 25 милях. Она может быть длиннее адресной линии, но не короче.

b.Тактовый сигнал, адрес и другие сигналы управления совпадают по длине.50 мил ошибок. Кроме того, если это тактовый сигнал DDR, он должен быть проложен в соответствии с требованиями дифференциальной линии. Длина двух тактовых линий должна быть в пределах 2 дюймов.5 мил ошибок, а длина должна быть минимизирована. Тактовая линия может быть на 20-50 мил длиннее адресной и других сигнальных линий.

Расстояние между ними

При регулировании расстояния между проводами следует учитывать требования к импедансу и плотность трассы. обычный принцип - расстояние между проводами 1 Вт или 3 Вт. Если места для проводки достаточно, расстояние между проводами данных составляет 3 Вт, что позволяет значительно снизить перекрестные наводки. Если это не работает, следует обеспечить расстояние не менее 1 Вт.Кроме того, расстояние между линиями данных и другими сигнальными линиями должно быть не менее 3 Вт, и лучше, если оно может быть больше. Принципы 1 Вт и 3 Вт также могут быть приняты для расстояния между обмотками, принцип 3 Вт.

Выше введение DDR2 DDR3 PCB LAYOUT правила, Ipcb также предоставляет PCB производителей и технологии производства печатных плат