Новости PCB - Правило расположения DDR2 DDR3 PCB

некоторые пользователи отмечают, что DDR - строка данных заблокирована DQS, so the length should Be kept equal. адрес и контрольная линия сохраняются часами, so they need to maintain a certain equal length relationship with the clock. В общем, there is no problem with equal length. по сопротивлению, generally speaking, ДДР требует 60 ом, ДДР - 2 - 50 ом. не перфорировать на записной дорожке, чтобы избежать разрыва импедансов. In terms of crosstalk, только ширина между рядами, one layer of signal is layered, Нет проблем. Some netizens also said that they simulated the results of DDR2: the clock-to-line length error is less than 0.5mm; максимальная длина менее 57 мм; разница между линией часов и относительной линией адреса менее 10 мм.

Nine Technology stated that whether it is using chips on the PCB board or using DIMM strips, DDR and DDRx (including DDR2, DDR4, сорт.) are relatively difficult to read and write with traditional synchronous SDRAM. Существуют три основные трудности: во - первых, timing. использовать двухсторонний запуск DDR, and the general clock single-edge synchronization circuit, расчёт времени сильно различается. The reason for the double-edge trigger of DDR is that the clock is multiplied inside the chip. Похоже, что адресная скорость данных идентична внешним часам. In order to ensure that a small phase difference skew of a group of signals can be judged, DDDR использует синхронизацию пакетов для запуска сигналов DQ на DQS, so the timing synchronization required on the DDR is between DQ and DQS, не между обычными данными и часами. Кроме того, when testing the maximum and minimum flight time Tflight, общий сигнал рассчитывается между порогом сигнала Vmeas и пороговым значением Vinl и верхней пороговой величиной Vinh при испытании уровня Vmeas. To ensure sufficient setup time and hold time, управлять временем полёта без учёта скорости самого сигнала. Because of the low level of DDR, только промежуточный уровень Vref используется как уровень тестирования. When calculating the setup time and hold time, необходимо учитывать скорость переключения края сигнала, and additional extras must be added when calculating the setup time and hold time. Компенсация скорости перехода. This compensation value is introduced in the DDR special specification or chip data. второй, match. DRR использует уровень SSTL. This special buffer requires an external circuit to provide a pull-up. значение 30 - 50 ом, and the level VTT is half of the high level. Данное растяжение обеспечит постоянный ток при работе буфера, so the current is very large. Кроме того, in order to suppress reflections, согласование сопротивлений линии передачи с последовательным сопротивлением также необходимо. The result of this is that on the DDR data signal, у каждого конца есть последовательное сопротивление 10 - 22 ом, and a pull-up is close to the DDR end; for the address signal, конец передачи соединен с последовательным сопротивлением, рядом с концом DDR есть верхняя тяга. Third, целостность власти. Due to the small level swing of DDR (such as 2.напряжение SSTL2 и SSTL1 составляет 5V.8V for SSTL1), Ему нужна стабильность высокого опорного напряжения, especially Vref and VTT. внутренняя имитационная фазовая блокировка обычно используется в чипе, обеспечивающем DDR - часы. The reference power supply requirements are very high; because VTT provides large current, полное сопротивление питания требует достаточно низкое, and the power lead inductance is small enough; in addition, работа DDR со многими сигналами, high speed, серьезный шум синхропереключателя, reasonable power distribution and good power supply The coupling circuit is very necessary.

1. CLK has the same length as X, and the difference between the longest and shortest is no more than 25mils

2. длина DQ для Y, compared with CLK, Y should be in the range of [X-1500,X 1500mils]

3. The length of DM and DATA is Z, сравнение значений DQ по группам, Z should be in the interval of [Y-25,Y 25mils]

4. длина/C signal (control & command signal) is K, по сравнению с CLK, K should be in the range of [X-1500,X 2000mils]

5. Impedance control: DQ DQS DM CONTROL COMMAND CLK impedance is 55ohm -15%

1. Wiring grouping
The memory in the ARM system is generally 32-bit or 16-bit, and is usually composed of one or two memory chips. линии данных можно разделить на группы, две или четыре группы.
разделение групп на группы: DATA0 - 31, DQS0 - 3, DQM0-3 as a group;
Division of the two groups: DATA0-15, DQS0-1, DQM0 - 1 как единое целое, DATA16-31, DQS2 - 3, DQM2-3 as a group;
The four groups are divided into one group: DATA0-7, DQS0, DQM0 - группа, данные 8 - 15, DQS1, DQM1 are one group, данные 16 - 23, DQS2, DQM2 - группа, and DATA23-32, DQS3, DQM3 - группа.
его разделили на группы, можно определить по количеству чипов и плотности монтажа. время соединения, the signal lines of the same group must be on the same layer.
Остальное часовой сигнал, address signals and other control signals. Эти сигнальные линии - группа. This group of signal lines should be routed on the same layer as much as possible
2. Isometric matching
a. DATA0-31, DQS0-3, DQM0-3 of DDR are all matched with equal length, независимо от того, разделены они на группы или нет, two groups or four groups. управление ошибками в 25 милях. It can be longer than the address line, но не меньше.
b. The clock signal, адресные и другие управляющие сигналы совпадают в одинаковой длине, управление ошибками в 50 милях. In addition, если это DDR - часы, it must be routed in accordance with the requirements of the differential line. длина двух тактовых линий должна находиться в пределах 2 дюймов.5 mils of error, и необходимо свести к минимуму длину. The clock line can be 20-50 mils longer than the address and other signal lines.
3. Spacing
The control of the spacing should consider the impedance requirement and the density of the trace. обычный принцип интервала 1 W или 3 W. If there is enough space for wiring, расстояние между проводами данных 3 вт, which can reduce a lot of crosstalk. если это не сработает, Необходимо обеспечить как минимум 1W интервал. In addition, расстояние между линиями данных и другими сигнальными линиями должно быть не менее 3W, and it is better if it can be larger. расстояние между часами и другими сигнальными линиями должно быть не менее 3W и как можно больше. 1W and 3W principles can also be adopted for the winding spacing, принцип 3W.

The above is the introduction of DDR2 DDR3 PCB LAYOUT rules, Ipcb также предоставляет Производители PCB and PCB manufacturing technology