Teknik PCB - Kurangkan SSO melalui reka papan sirkuit PCB

Berikut menggambarkan dua kaedah reka asas untuk mengurangi SSO berdasarkan mekanisme generasi SSO untuk papan sirkuit cetak yang dilengkapi dengan FPGA.

1. Kaedah reka untuk mengurangi sambungan induktif

Hasil simulasi menunjukkan bahawa sambungan induktif pada antaramuka pakej cip/PCB adalah pelakunya yang menyebabkan punca frekuensi tinggi dalam bentuk gelombang SSO. Gelung isyarat dengan saiz t*d terdiri dari isyarat melalui dan tanah terdekat melalui. Saiz loop ini menunjukkan kekuatan sambungan induktif. Semakin besar kawasan loop gangguan I/O, semakin mudah bagi medan magnetik yang dijana untuk menyerang loop gangguan sebelah. Semakin besar kawasan gelung isyarat I/O mengganggu, semakin susah untuk mengganggu dari gelung I/O lain. Oleh itu, untuk mengurangi salib bercakap dan parameter t, PCB yang lebih tipis patut digunakan dalam desain, dan kunci I/O pada PCB patut dipimpin keluar dari lapisan isyarat yang rendah. Pada masa yang sama, desainer boleh mengurangkan percakapan salib dengan memperpendek jarak antara I/O vias dan ground vias. Para desainer secara khusus menyambung sepasang pads I/O ke pesawat tanah dan pesawat VCCIO untuk mengurangi kawasan loop isyarat pins yang mengganggu dan pins yang mengganggu.

Untuk menilai kegunaan kaedah ini, dua pengukuran dibuat pada FPGA I/O Bank1 dan Bank2. Semua port I/O di kedua-dua bank ini dikonfigur sebagai antaramuka LVTTL 2.5-V dengan intensiti semasa 12 mA, dan dihentikan dengan kondensator 10pF melalui garis garis 50Ω.

Di Bank1, pin AF30 adalah pin yang mengganggu. Dalam rancangan FPGA, 6 pin W24, W29, AC25, AC32, AE31 dan AH31 diprogramkan untuk logik "0", dan mereka tersambung ke pesawat tanah PCB melalui vias. Lima pin U28, AA24, AA26, AE28 dan AE30 diprogram untuk logik "1" dan disambung ke pesawat VCCIO PCB. 68 port I/O lain mengalami perubahan negara pada masa yang sama pada frekuensi 10 MHz, jadi ia adalah pin yang menyebabkan gangguan. Untuk perbandingan, I/O W24, W29, AC25, AC32, AE31, AH31, U28, AA24, AA26, AE28, dan AE30 tidak diprogram untuk menjadi tanah atau pins VCCIO di Bank2, tetapi mereka tidak digunakan. 68 lagi Kedua-dua I/O masih menyala dan mati pada masa yang sama.

Ujian percubaan menunjukkan bahawa lompatan tanah pada AF30 di Bank 1 telah dikurangkan dengan 17% dibandingkan dengan G30 di Bank 2, dan kekuatan sag juga dikurangkan dengan 13%. Hasil simulasi juga mengesahkan peningkatan ini. Sejak penampilan pin tanah boleh diprogram pendek jarak d antara gelung gangguan dan gelung gangguan, pengurangan SSO dijangka. Namun, kerana kawasan gelung isyarat dalam pakej cip tidak boleh dikurangkan, darjah peningkatan juga terhad.

2. Kurangkan keterlaluan PDN melalui rancangan yang masuk akal

Impedasi antara VCCIO dan pin tanah pada antaramuka pada PCB adalah kriteria yang paling penting untuk penilaian prestasi PDN cip FPGA. Impedasi input ini boleh dikurangkan dengan menggunakan strategi pemisahan yang berkesan dan menggunakan pasangan tenaga/pesawat tanah yang lebih tipis. Tetapi kaedah yang paling efektif adalah untuk pendek panjang vias kuasa yang menyambung bola askar VCCIO ke pesawat VCCIO. Selain itu, pendekatan kuasa melalui juga akan mengurangi loop yang dibuat oleh ia dan tanah bersebelahan melalui, menjadikan loop ini kurang susah untuk perubahan dalam keadaan loop I/O yang mengganggu. Oleh itu, pesawat VCCIO patut diatur lebih dekat dengan lapisan atas PCB semasa direka.

Ringkasan artikel ini

Dalam kertas ini, analisis komprensif simulasi bunyi penyukaran sinkronik pada PCB dengan FPGA dilakukan. Hasil analisis menunjukkan bahawa perbualan salib pada pakej dan antaramuka PCB dan distribusi impedance PDN pada pakej dan PCB adalah dua penyebab penting SSO.

Model berkaitan boleh digunakan untuk membantu desainer PCB mengurangi SSO dan mencapai desain PCB yang lebih baik. Artikel juga memperkenalkan beberapa kaedah untuk mengurangi SSO. Di antara mereka, persediaan yang masuk akal lapisan isyarat dan penggunaan penuh pins tanah/kuasa yang boleh diprogramkan boleh membantu mengurangkan percakapan salib induktif aras PCB, dan mengatur VCCIO dalam kedudukan rendah dalam tumpukan PCB juga boleh mengurangkan pengendalian PDN.