Teknik PCB - Arahan desain PCB untuk memastikan integriti isyarat

Berikut adalah perkenalan ke arah-arah desain PCB untuk memastikan integriti isyarat dan selesaikan isyarat:

(SI) Semakin awal masalah, semakin tinggi efisiensi rancangan, demikian mengelakkan menambah peralatan terminal sebelum rancangan PCB selesai.

Terdapat banyak alat dan sumber untuk merancang desain SI. Artikel ini membahas isu utama integriti isyarat dan beberapa kaedah untuk menyelesaikan masalah SI, sementara mengabaikan perincian teknikal proses desain. Masalah SI 1 Bila kelajuan penukaran output IC meningkat, hampir semua rancangan menghadapi masalah integriti isyarat tidak kira-kira jangka isyarat.

Papan sirkuit boleh dibawah sepenuhnya dan mudah membentuk loop kuasa, dan sejumlah besar peranti terminal diskret boleh digunakan sesuai dengan perlukan, tetapi rancangan mesti betul dan tidak boleh berada dalam keadaan kritik. Ahli SI dan EMC melakukan simulasi dan pengiraan sebelum kabel, dan kemudian desain papan sirkuit mengikut siri peraturan desain yang sangat ketat. Jika dalam keraguan, peralatan penghentian boleh ditambah untuk mendapatkan sebanyak mungkin margin keselamatan SI. Dalam proses kerja sebenar papan sirkuit, akan sentiasa ada beberapa masalah. Oleh itu, dengan menggunakan kabel terminal impedance yang boleh dikawal, masalah SI boleh dihindari.

Secara singkat, rancangan ultra-piawai memecahkan masalah SI.

Berikut menggambarkan panduan desain SI umum untuk proses desain. 2 Kerja persiapan pra-desain sebelum permulaan desain mesti pertama pertimbangkan dan menentukan strategi desain untuk pandu pemilihan komponen, pemilihan proses dan kawalan kos produksi papan sirkuit. Dalam kes SI, jalankan prakajian untuk membentuk rancangan atau arah desain untuk memastikan tiada isu SI yang jelas, percakapan salib atau isu masa dalam hasil rancangan. Pembuat IC boleh menyediakan beberapa panduan desain, tetapi panduan disediakan oleh penyedia cip (atau panduan desain anda sendiri) mempunyai had. Menurut panduan, papan sirkuit yang memenuhi keperluan SI mungkin tidak dirancang sama sekali.

Jika peraturan desain mudah, tiada jurutera desain PCB diperlukan.

Sebelum bentangan PCB sebenar, masalah berikut perlu diselesaikan dahulu. Masalah ini akan mempengaruhi papan sirkuit yang anda reka (atau mempertimbangkan reka) dalam kebanyakan kes. Jika bilangan papan sirkuit besar, ini sangat berharga. 3 papan sirkuit kaskad Beberapa kumpulan projek mempunyai autonomi besar dalam menentukan bilangan lapisan PCB, sementara kumpulan projek lain tidak, jadi sangat penting untuk mengetahui kedudukan mereka. Komunikasi dengan jurutera penghasilan dan analisis kos boleh menentukan ralat kaskading papan sirkuit, yang juga adalah peluang yang baik untuk menemukan toleransi penghasilan papan sirkuit.

Semua maklumat ini boleh digunakan dalam fasa prakawat. Berdasarkan data di atas, anda boleh memilih untuk kaskad. Sila perhatikan bahawa hampir setiap PCB yang disisipkan ke papan sirkuit atau lapisan belakang lain mempunyai keperluan tebal, dan kebanyakan penghasil papan sirkuit mempunyai keperluan tebal tetap untuk jenis lapisan yang berbeza yang mereka boleh hasilkan, yang akan mengatasi tingkat akhir Bilangan kongsi. Anda mungkin ingin bekerja dengan penghasil untuk menentukan bilangan kaskad.

Alat kawalan impedance patut digunakan untuk menghasilkan julat impedance sasaran lapisan berbeza, semasa mempertimbangkan toleransi penghasilan yang diberikan oleh penghasil dan pengaruh kawalan sebelah. Idealnya, untuk integriti isyarat, semua nod kelajuan tinggi patut disambung ke lapisan dalaman kawalan impedance (contohnya, garis garis), tetapi pada kenyataannya, jurutera mesti sering menggunakan lapisan luar untuk mencapai penggunaan semua nod kelajuan tinggi atau sebahagian dari nod kelajuan tinggi. Untuk optimumkan SI dan menjaga papan sirkuit terputus, pesawat tanah/kuasa patut ditempatkan dalam pasangan sebanyak mungkin. Jika anda hanya boleh mempunyai sepasang pesawat tanah/kuasa, anda akan berada di sana. Jika tidak ada pesawat kuasa sama sekali, anda mungkin menghadapi masalah SI dengan definisi.

Sebelum menentukan laluan kembali bagi isyarat tidak ditentukan, anda juga boleh menghadapi situasi di mana sukar untuk simulasi atau simulasi prestasi papan sirkuit. 4Crosstalk and impedance control Coupling from adjacent signal lines will cause crosstalk and change the impedance of the signal line. Analisis sambungan garis isyarat selari sebelah boleh menentukan ruang "selamat" atau dijangka (atau panjang wayar selari) antara garis isyarat atau antara berbeza garis isyarat. Contohnya, untuk hadapi perbualan salib antara nod isyarat jam dan data kepada 100mV, tetapi untuk menjaga garis isyarat selari, anda boleh mengira atau simulasi untuk mencari jarak minimum yang boleh dibenarkan antara isyarat pada mana-mana lapisan wayar yang diberi. Pada masa yang sama, jika rancangan termasuk nod yang penting untuk impedance (atau jam atau arkitektur ingatan kelajuan tinggi yang dedikasi), laluan mesti ditempatkan pada satu lapisan (atau lapisan berbilang) untuk mendapatkan impedance yang diperlukan. 5 Lembatan nod kelajuan tinggi penting dan lambat masa Ia adalah faktor kunci yang mesti dianggap untuk laluan jam. Kerana keperluan masa yang ketat, nod biasanya mesti menggunakan peralatan terminal untuk mencapai kualiti SI terbaik.

Untuk mengenalpasti nod-nod ini secara lanjut, rancangkan masa yang diperlukan untuk menyesuaikan kedudukan dan laluan komponen untuk menyesuaikan penunjuk kepada rancangan integriti isyarat. 6. Pilihan teknologi PCB dan teknologi pemacu berbeza adalah sesuai untuk tugas berbeza. Apakah isyarat titik-ke-titik atau sedikit lebih? Adakah output isyarat dari papan sirkuit atau ia ditinggalkan pada papan sirkuit yang sama? Berapa lambat masa yang dibenarkan dan toleransi bunyi? Sebagai piawai umum untuk desain integriti isyarat, semakin lambat kelajuan konversi, semakin baik integriti isyarat. Tiada alasan untuk jam 50MHZ untuk menggunakan masa naik 500PS.

Peranti kawalan frekuensi swing 2-3NS cukup pantas untuk memastikan kualiti SI dan membantu menyelesaikan masalah penyesuaian output sinkronis (SSO) dan kompatibilitas elektromagnetik (EMC). Dalam teknologi FPGA baru yang boleh diprogramkan atau ASIC yang ditakrif-pengguna, keutamaan teknologi pemacu boleh ditemui. Dengan peranti suai (atau setengah-suai) ini, and a boleh mempunyai banyak ruang untuk memilih amplitud pemacu dan kelajuan.

Pada permulaan desain, memenuhi keperluan masa desain FPGA (atau ASIC) dan menentukan pilihan output yang sesuai, termasuk pemilihan pin (jika boleh). Dalam tahap desain ini, model simulasi yang sesuai diperoleh dari penyedia IC.

Untuk menutupi simulasi SI secara efektif, and a perlukan simulator SI dan model simulasi yang sepadan (mungkin model IBIS).

Akhirnya, dalam tahap prakawalan dan penghalaan, and a patut menetapkan siri panduan desain, termasuk: impedance lapisan sasaran, ruang kawat, teknologi peranti yang disukai, topologi nod kunci dan rancangan penghentian.

7 Proses asas pre-kawat dalam peraturan tahap pre-kawat SI mesti dahulu takrifkan julat parameter input (amplitud pemacu, impedance, kelajuan pengesan) dan julat topologi yang mungkin (panjang minimum/maksimum, panjang pendek, dll.), dan kemudian jalankan setiap simulasi yang mungkin Kombinkan, analisis masa dan hasil simulasi SI, dan akhirnya mencari julat nilai yang diterima. Seterusnya, julat kerja ditafsirkan sebagai kekangan kabel kabel PCB. Alat perisian yang berbeza boleh digunakan untuk melakukan persiapan "pembersihan" jenis ini, dan program wayar boleh mengendalikan kekangan wayar ini secara automatik.

Semak simulasi SI selepas kawat akan membolehkan penghancuran sistemik (atau perubahan) peraturan desain, tetapi ini hanya diperlukan untuk pertimbangan kos atau keperluan kawat yang ketat. 9. Tindakan di atas boleh memastikan kualiti desain SI papan sirkuit. Selepas papan sirkuit dikumpulkan, masih perlu meletakkan papan sirkuit pada platform ujian, menggunakan oscilloscope atau TDR (reflektor domain masa) untuk mengukur, dan membandingkan papan PCB sebenar dengan hasil yang dijangka daripada Simulasi Compare. Terdapat banyak artikel mengenai pemilihan model. Enjin yang melakukan pengesahan masa statik mungkin telah perasan bahawa walaupun semua data boleh dicapai dari helaian data peranti, ia masih sukar untuk membina model. Sebaliknya dengan model simulasi SI, model mudah dibina, tetapi data model sukar untuk dicapai. Pada dasarnya, satu-satunya sumber data model SI yang boleh dipercayai adalah penyedia IC, yang mesti menjaga kerjasama diam dengan jurutera desain. Standard model IBIS menyediakan pembawa data yang konsisten, tetapi pembangunan model IBIS dan jaminan kualitinya adalah mahal. Pembekal IC masih perlu mempromosikan permintaan pasar untuk pelaburan ini, dan pembuat PCB mungkin satu-satunya dan pasar.