Teknik PCB - Analisis kes pengesahan integriti isyarat

Pertanyaan mengenai integriti isyarat dibahas dengan kebanyakan jurutera desain papan sirkuit, dan mereka akan bercakap tanpa henti, memberitahu anda betapa rumit dan berbahayanya desain papan sirkuit kelajuan tinggi. mereka akan memberitahu anda bahawa apabila jam sistem melebihi 50MHZ, sambungan isyarat di papan akan memperkenalkan lambat isyarat dalam laluan masa, Dan perlahan isyarat ini akan mengharamkan prestasi desain aras papan. Mereka juga akan menggambarkan kepada anda bagaimana kesan garis penghantaran akan segera memperkenalkan masalah integriti isyarat serius seperti oscilasi isyarat, overshoot, dan undershoot, dan bagaimana masalah ini akan mengancam toleransi bunyi desain dan prinsip konsistensi monotonik desain. . Lagipun, penampilan salib isyarat dan radiasi elektromagnetik akan merusak operasi normal papan sirkuit yang direka.

Soalan yang sama mungkin dapat jawapan yang berbeza. Jika anda berhubungan dengan jurutera yang masih bekerja pada desain papan sirkuit kelajuan rendah, mereka biasanya hanya menggosok bahu mereka untuk menunjukkan ketidakberdayaan. Strategi tradisional balas pasif kepada masalah integriti isyarat yang berpotensi dalam desain papan sirkuit kelajuan rendah adalah untuk membentuk keterangan desain yang sesuai untuk desain. Apabila beberapa saluran isyarat istimewa mempunyai masalah integriti isyarat serius seperti penyelesaian isyarat atau gangguan elektromagnetik, biasanya jurutera rancangan sentiasa menambah keterangan fizikal ketat pada bahagian tertentu rancangan atau bahkan keseluruhan rancangan sendiri.

Walaupun penyelesaian semacam ini masih boleh memenuhi keperluan sementara, jurutera desain perlu membayar harga yang tinggi untuk ini. Rancangan kekangan biasanya meningkatkan kos produk akhir dan takdirkan prestasi produk. Contohnya, jurutera desain mungkin dipaksa untuk meningkatkan lapisan papan isyarat kerana mereka tidak dapat mencari lokasi yang sesuai untuk menyadari sambungan isyarat tertentu. Bagaimanapun, dalam persaingan pasar yang sangat panas hari ini, sama ada biaya boleh diminumkan dan sama ada ia boleh menyediakan prestasi produk unik sering bermakna kejayaan atau kegagalan produk.

Baru-baru ini, seorang jurutera rancangan dari penyedia peralatan rangkaian yang dikenali menggunakan alat analisis integriti isyarat set XTK dikembangkan oleh Innoveda untuk melakukan analisis isyarat pada papan sirkuit pada produk router yang mereka kembangkan. Hasil analisis sangat mengejutkan. Walaupun papan sirkuit biasanya berfungsi, peraturan desain yang sangat ketat mengakibatkan pelaksanaan desain papan sirkuit yang memerlukan 24 lapisan papan sirkuit untuk menghindari masalah integriti isyarat. Hasil analisis menunjukkan bahawa rancangan adalah serius berlebihan. Sebenarnya, desain papan sirkuit hanya memerlukan 8 lapisan papan sirkuit untuk diproses dan disedari, dan pada masa yang sama, ia tidak akan mengganggu masalah integriti isyarat. Produk yang lebih baik menyimpan sehingga 2 juta dolar Amerika dalam biaya produksi papan sirkuit sahaja.

Banyak jurutera desain menemukan bahawa analisis integriti isyarat bukan lagi hanya masalah istimewa dalam medan desain sistem kelajuan tinggi. Penyebab sebenar masalah integriti isyarat adalah masa naik isyarat yang berkurang dan masa jatuh isyarat daripada meningkat jam sistem. Dengan kemajuan terus menerus teknologi proses produksi penghasil IC, aras teknikal semasa telah mencapai proses 0.25um atau lebih rendah. Perbaikan terus menerus teknologi produksi komponen digunakan untuk menghapuskan teknologi yang sudah lama dan sudah lama. Apabila komponen elektronik standar tradisional dihasilkan menggunakan teknologi maju, saiz boleh dibuat lebih kecil, dan pada masa yang sama, kelajuan penukaran peranti telah semakin banyak. Lebih cepat, jadi masa naik dan masa jatuh isyarat menjadi lebih pendek dan lebih pendek.

Sebenarnya, kira-kira setiap tiga tahun, saiz pintu transistor akan dikurangkan kira-kira 30%, dan sebaliknya, kelajuan penukaran transistor akan meningkat kira-kira 30%. Perkurangan masa naik isyarat dan masa jatuh akan menyebabkan "krisis potensi", yang akhirnya akan menyebabkan masalah kelajuan tinggi dalam rancangan, yang tidak pernah dianggap sebagai faktor yang menyebabkan masalah kelajuan tinggi dalam proses rancangan tradisional.

Mengapa dikatakan bahawa transisi pinggir isyarat yang lebih cepat (masa naik isyarat lebih pendek dan masa jatuh isyarat) daripada meningkat frekuensi jam sistem telah membawa cabaran merancang serius dan signifikan kepada jurutera merancang papan sirkuit? Ini kerana apabila pengalihan isyarat relatif lambat (masa naik dan masa jatuh isyarat relatif panjang), kawat dalam PCB boleh dipodelkan sebagai wayar ideal dengan jumlah tertentu lambat untuk memastikan ketepatan yang cukup tinggi. Untuk analisis fungsional, semua lambat dalam talian boleh dicampur pada output pemacu, dan terminal input semua penerima yang disambung ke output pemacu melalui segmen dalam talian yang berbeza akan mengamati isyarat yang sama pada masa yang sama. Bentuk gelombang.

Model parameter lambat lumped boleh menganalisis dengan tepat perilaku sirkuit tanpa analisis simulasi istimewa. Latihan menunjukkan bahawa jika faktor lambat parameter lumped dianggap dalam rancangan, penyelesaian fizik sangat dekat dengan analisis teori dan simulasi.

Bila isyarat berubah lebih cepat (masa naik isyarat dan masa jatuh dikurangi), setiap segmen kabel pada papan sirkuit diubah dari wayar ideal ke garis pemindahan kompleks. Pada masa ini, lambat sambungan isyarat tidak boleh lagi dipodel pada hujung output pemacu dalam cara model parameter lumped. Pada masa ini, apabila isyarat pemacu yang sama memandu sambungan PCB kompleks, isyarat yang diterima pada setiap penerima yang disambung secara elektrik bersama-sama adalah berbeza. Bukan sahaja lambat isyarat bagi seluruh sambungan PCB perlu dibahagi ke lambat isyarat bagi segmen sambungan PCB sesuai mereka, tetapi juga pengaruh antara satu sama lain kesan garis penghantaran pada setiap segmen sambungan PCB mesti dipertimbangkan dengan hati-hati. Kerana kesan kelajuan tinggi, sukar bagi jurutera desain untuk meramalkan isyarat pada sambungan PCB kompleks. Oleh itu, analisis garis penghantaran diperlukan untuk menentukan lambat sebenar isyarat pada input setiap penerima.

Ia diketahui dari pengalaman praktik bahawa apabila panjang garis transmisi lebih besar daripada 1/6 panjang efektif yang sepadan dengan masa naik atau masa jatuh pemandu, efektivitas garis transmisi akan muncul. Contohnya, menganggap masa naik komponen yang digunakan dalam desain ialah 1ns, dan kelajuan penghantaran isyarat pada garis sambungan PCB ialah 2ns/ft, maka selama panjang garis sambungan melebihi 1 inci, kesan garis penghantaran akan muncul, mungkin masalah Circuit kelajuan tinggi muncul. Jelas, panjang semua wayar di papan adalah kurang dari 1 inci. Ada beberapa papan sirkuit. Berdasarkan pemahaman ini, ia mungkin bahawa jurutera desain akan menghadapi isu kelajuan tinggi apabila merancang dengan komponen dengan masa naik 1ns.

Dengan kemaskini terus menerus teknologi proses IC, masalah yang disebut di atas semakin teruk.

Dalam rancangan sistem hari ini, peranti dengan masa naik 1 n telah cepat menjadi perkara masa lalu. jurutera rancangan PC menggunakan pemproses prestasi tinggi dengan masa naik 0.5ns untuk mencapai rancangan sistem kompleks seperti kelajuan jam melebihi 400MHZ dan frekuensi operasi bas melebihi 100MHZ. jurutera rancangan ini sudah mempunyai pengalaman dalam rancangan sirkuit kelajuan tinggi, jadi mereka akan mempertimbangkan isu khas dalam rancangan kelajuan tinggi. Namun, masalah desain kelajuan tinggi telah menjadi semakin populer. Selama jurutera merancang menggunakan generasi baru peranti FPGA dengan teknologi proses 0.25um atau komponen piawai lain untuk merancang produk baru, masalah kelajuan tinggi ini akan menjadi banyak. Kewujudan, jika jenis tertentu analisis kelajuan tinggi tidak dilaksanakan, sistem direka sukar untuk berfungsi dengan betul.

Transisi isyarat selain daripada pemecut terus menerus frekuensi jam dalam desain akan membawa kepada persekitaran desain yang teruk: toleransi ralat desain yang lebih kecil dan lebih kecil, dan sebarang perbezaan halus dalam desain boleh membawa kepada masalah potensi. Saya tidak boleh gagal untuk menyebut satu insiden yang berlaku baru-baru ini di sebuah penghasil Amerika yang terkenal sistem penglihatan mesin. Ini adalah penghasil sistem penglihatan mesin yang dikenali di Amerika Syarikat. Baru-baru ini jurutera desain papan sirkuit mereka bertemu fenomena yang sangat pelik. Produk yang telah berjaya direka, dihasilkan, dan diletakkan ke pasar sejak tujuh tahun yang lalu telah mampu berjalan dan bekerja dengan sangat stabil dan dipercayai. Namun, produk yang telah dibuang dari garis produksi baru-baru ini mempunyai masalah dan produk tidak berfungsi dengan betul.

Ini adalah rancangan sistem 20MHz. Nampaknya tak perlu mempertimbangkan masalah desain kelajuan tinggi. Tiada pengubahsuaian rancangan, dan komponen yang digunakan konsisten dengan keperluan rancangan asal. Injinir desain merasa sangat bingung: Mengapa sistem gagal? Tanpa sebarang perubahan rancangan, penghasilan berdasarkan komponen elektronik yang sama dalam rancangan asal. Satu-satunya perbezaan adalah bahawa komponen elektronik yang digunakan telah mencapai miniaturisasi dan lebih cepat, yang terutama disebabkan kemajuan terus menerus teknologi penghasilan IC hari ini. Jadi apa yang menyebabkan kegagalan sistem?

Fakta telah membuktikan kegagalan sistem disebabkan masalah integriti isyarat yang diperkenalkan oleh teknologi proses peranti baru. Masalah ini belum ditemui oleh jurutera desain dalam sistem kelajuan relatif rendah yang disahkan asal dan tidak perlu dianggap. Masalah integriti isyarat boleh diekspresikan dengan cara yang berbeza. Masalah masa selalu datang pertama. Pendekatan masa naik isyarat dan masa jatuh pertama akan menyebabkan masalah masa dalam sistem direka. Kedua, oscilasi isyarat, overshoot isyarat dan undershoot disebabkan oleh kesan garis penghantaran semua akan menjadi ancaman besar untuk toleransi kesalahan dan monotoniti sistem direka. Dalam sistem perlahan, perlahan sambungan dan oscilasi isyarat sering diabaikan oleh jurutera desain, terutama kerana oscilasi isyarat disebabkan oleh kesan garis trasmis mempunyai masa yang cukup untuk stabil dalam sistem perlahan. Namun, dengan kecepatan terus menerus lompat isyarat dan peningkatan terus menerus frekuensi jam sistem, masa untuk penghantaran isyarat antara peranti dan persiapan untuk kawalan jam sangat pendek. Keberatan masalah tiba-tiba meningkat, dan kemungkinan kegagalan juga meningkat dengan cepat.

Beberapa masalah dengan sirkuit kelajuan tinggi tidak terlalu serius, sementara yang lain adalah bencana. Contohnya, oscilasi isyarat disebabkan oleh penentuan refleksi belakang dan balik isyarat pada garis trasmis boleh menyebabkan pemicuan palsu peranti (kawalan jam berbilang). Tinggi isyarat terutama disebabkan refleksi isyarat akan menyebabkan ralat masa dan mungkin juga merusak komponen. Selepas masa naik isyarat jatuh di bawah 1ns, percakapan salib antara isyarat menjadi isu yang sangat penting. Crosstalk biasanya berlaku dalam rancangan papan sirkuit ketinggian tinggi. Pada masa yang sama, isyarat melompat sangat cepat, dan ia sangat mudah untuk pasang antara garis untuk membentuk percakapan salib. Apabila masa naik isyarat kurang dari 1ns, komponen harmonik frekuensi tinggi dalam isyarat mudah disertai dengan garis isyarat bersebelahan untuk membentuk saling bercakap. Oleh itu, jika terdapat bilangan besar garis isyarat sambungan kelajuan tinggi dalam papan sirkuit, sistem seperti itu cenderung kepada masalah dalam hal ini. Kemunculan peranti kelajuan tinggi membuat masa naik isyarat kurang dari 0.5n, membawa kepada lebih banyak masalah dalam sistem direka: masalah kestabilan sistem kuasa dan masalah gangguan elektromagnetik (EMI). Apabila frekuensi perubahan data bersamaan pada bas data sangat tinggi, kestabilan sistem kuasa mungkin berlaku, yang membawa kepada perubahan besar dan perubahan dalam pesawat kuasa. Perubahan besar dan perubahan dalam pesawat rujukan dalam sistem akan mempengaruhi isyarat dalam desain. Jenis perancangan sistem ini memerlukan perancangan hati-hati perancangan sistem kuasa dan pemilihan strategi penyahpautan sistem kuasa yang paling masuk akal. Kombinasi dekat kedua-dua adalah kunci untuk memastikan kestabilan sistem kuasa. Isyarat cepat juga lebih cenderung kepada radiasi, jadi EMI semakin menjadi perhatian dari jurutera desain, dan ia telah menjadi aspek penting yang mesti dianggap dalam desain baru. Terutama produk elektronik hari ini mesti menghadapi banyak peraturan industri.

Malangnya, dalam rancangan sistem kelajuan rendah, krisis potensi disebabkan oleh masa meningkat isyarat yang dikurangi sering dilupakan oleh jurutera rancangan. Ini kerana jurutera desain tidak mahu melakukan analisis integriti isyarat, tetapi menghindarinya sebanyak mungkin. Bahaya sebenarnya adalah bahawa banyak papan sirkuit dihantar untuk memproses apabila isu integriti isyarat masih tidak jelas. Pada masa yang sama, disebabkan tidak terduga masalah integriti isyarat sendiri, masalah integriti isyarat mungkin tidak muncul dalam proses ujian akhir papan sirkuit yang diproses, dan apabila produk dihantar kepada pengguna akhir, masalah integriti isyarat mungkin muncul. Jika produk gagal pada laman pengguna, diagnosis dan penyelesaian masalah akan menjadi sangat sukar. Risiko sebenar juga terdapat dalam biaya NRE yang lebih tinggi. Setiap pembuat reka produk papan sirkuit akan berkongsi semua biaya NRE semasa siklus hidup produk. Selepas papan sirkuit dirancang dan dihasilkan, iterasi dirancang disebabkan oleh masalah integriti isyarat kelajuan tinggi yang tidak terduga akan menyebabkan biaya NRE meningkat dengan cepat.

Terdapat aksiom terkenal dalam bidang desain dan produksi produk elektronik: biaya kerja berulang meningkat secara eksponensial dari tahap desain hingga tahap produksi, dan selepas produk tersebar ke laman pengguna akhir, biaya kerja berulang ini akan menjadi lebih tinggi. . Oleh itu, mana-mana desain aras papan yang boleh berfungsi biasa semasa proses desain dan produksi, jika ada masalah dengan produk selepas ia dihantar ke laman pengguna, dibandingkan dengan jangkaan enjin desain untuk mencari dan menyelesaikan masalah dalam medan desain kelajuan tinggi tradisional, pembangunan produk sedang berjalan Struktur kos akan membawa risiko yang lebih besar. Biaya ini bukan sahaja termasuk biaya besar secara langsung disebabkan oleh jumlah besar kerja berulang, tetapi juga mencerminkan kegembiraan pengguna dan kehilangan kepercayaan. Masalah di atas sangat memerlukan penemuan langkah baru dalam siklus pembangunan mana-mana produk aras papan untuk mencegah masalah integriti isyarat daripada menyelinap ke dalam proses produksi. Selama bertahun-tahun, jurutera desain ASIC telah membentuk kebiasaan yang baik. Sebagai sebahagian dari perjanjian kontrak, jurutera desain ASIC mesti tandatangan "Tandatangan-Off" desain dengan pembuat ASIC untuk memastikan integriti maklumat desain. . Dalam proses pembangunan cip suai, biaya NRE yang dilaburkan mungkin setinggi ratusan ribu dolar AS. Penghasil produksi dan pemprosesan IC sangat memerlukan setiap rancangan seperti ini mesti lulus ujian simulator "versi emas" untuk melindungi input dan hak dan kewajibannya sendiri. Selain itu, menambah langkah "penerimaan tandatangan" secara efektif melindungi dan sempadan perancang dan penghasil proses. Ia tidak hanya memerlukan pembuat proses IC untuk menghasilkan produk peranti berkualiti dan berkualiti tinggi untuk pelanggan mereka, tetapi juga memerlukan jurutera reka IC untuk merancang Lebih standardisasi, peranti direka mempunyai tingkat tinggi pengesahan. Untuk reka papan sirkuit dan penghasil pemprosesan, tanda-off reka sirkuit kelajuan tinggi (pengesahan integriti isyarat sebelum papan sirkuit dihantar untuk pemprosesan) adalah sama penting. Sebagai langkah dalam proses reka konvensional, alat ujian pengesahan integriti isyarat kelajuan tinggi digunakan untuk analisis dan pengesahan bagi setiap reka aras papan (tidak kira kelajuan jam dalam reka). Injinir desain mesti memastikan bahawa masalah integriti isyarat dalam desain telah diselesaikan sebelum menghantar desain ke proses penghasilan. Oleh itu, jurutera rancangan percaya bahawa produk yang mereka rancang mempunyai jaminan kualiti yang lebih baik. Selepas produk direka dihantar ke laman pengguna akhir, masalah integriti isyarat yang tidak terduga tidak akan lagi berlaku. Dalam masa depan, jurutera rancangan tidak lagi perlu bimbang tentang sama ada mereka telah menambah keterangan rancangan yang sesuai untuk menyelesaikan masalah integriti isyarat dalam rancangan aras papan, atau sama ada mereka telah membuat setiap usaha untuk fokus pada menyelesaikan masalah garis isyarat kelajuan tinggi kunci semasa proses rancangan. Pengesahan tanda-off integriti isyarat selepas bentangan papan sirkuit boleh menghapuskan risiko ini dan masalah insinyur.

Jenis simulator mana boleh menyediakan penyelesaian terbaik untuk analisis integriti isyarat dan pengesahan tandatangan-off? Simulator ideal boleh menganalisis seluruh papan atau sistem yang terdiri dari papan sirkuit berbilang pada masa yang sama, bukannya hanya menganalisis garis isyarat individu pada papan sirkuit. Kelajuan juga faktor yang sangat kritik, dan sangat penting untuk menyelesaikan analisis integriti isyarat yang tepat dalam julat masa yang masuk akal. Enjin analisis integriti isyarat berdasarkan SPICE itu mempunyai ketepatan analisis yang cukup, tetapi pembangunan analisis mengambil masa yang lama, dan analisis berjalan lebih perlahan, jadi jenis alat ini tidak praktik.

Simulator "versi emas" mesti juga mampu menyediakan model dalaman yang tepat bagi garis penghantaran. Dengan pengurangan masa naik isyarat dan masa jatuh, model garis transmisi tanpa kehilangan ideal yang digunakan oleh banyak enjin analisis integriti isyarat tidak lagi boleh memenuhi keperluan akurasi analisis. Pada masa ini, garis penghantaran patut dipodelkan sebagai model garis penghantaran yang hilang. Pada masa yang sama, untuk memudahkan penyelesaian masalah integriti isyarat, laporan analisis lebar dan terperinci patut disediakan, dan ia boleh menjadi mudah dan terperinci untuk menunjukkan komponen khusus atau garis intersambungan khusus. Pelanggaran integriti isyarat. Akhirnya, alat seperti ini juga sepatutnya mempunyai fungsi analisis "What-If" yang berkuasa untuk membantu jurutera merancang mengenalpasti topologi sistem yang lebih sesuai, skema pemadaman terminal sambungan, dan pemilihan pemacu/penerima.

Selain itu, alat-alat tersebut mesti mempunyai kemampuan yang cukup untuk menyelesaikan masalah kompleks seperti analisis pesawat kuasa dan desain dan radiasi elektromagnetik, dan boleh mengungkap hubungan antara kedua-dua dan mencari penyelesaian yang paling sesuai melalui kompromi. Terakhir tetapi tidak sekurang-kurangnya, jenis alat ini mesti menyokong model yang paling maju, kerana hasil analisis akhir akhirnya bergantung pada model yang digunakan dalam analisis.

Idealnya, jurutera rancangan berharap untuk menerima strategi yang sesuai untuk minimumkan masalah kelajuan tinggi apabila melaksanakan penempatan dan laluan. Pelaksanaan metodologi desain kelajuan tinggi tidak diragukan akan meningkatkan kemudahan-kosa merancang produk: analisis integriti isyarat dilaksanakan dalam tahap perancangan sebelum meletakkan dan menjalankan dalam siklus pembangunan produk. Generasi baru teknologi EDA menggunakan tempatan dan kaedah laluan yang dipimpin-ketat untuk membantu mengurangi iterasi desain mahal. Contohnya, alat ePlanner Innoveda membolehkan jurutera merancang untuk berfikir tentang prototip topologi PCB sebelum menyerahkan rancangan ke proses bentangan dan laluan berikutnya. Contohnya, alat ePlanner menyediakan pengesan ruang desain grafik dan perencanaan sambungan dan persekitaran desain. Dalam persekitaran ini, jurutera rancangan boleh melaksanakan analisis "What-If" untuk mengeksplorasi strategi isyarat kelajuan tinggi, dan menetapkan penghala untuk penghala turun. Peraturan desain yang masuk akal berdasarkan kesimpulan analisis.

Dari perspektif jangka panjang, penyelesaian terbaik untuk desain kelajuan tinggi di masa depan adalah untuk melakukan analisis integriti isyarat secepat mungkin dalam siklus desain, dan untuk mengintegrasikan dengan ketat analisis integriti isyarat dengan bentangan. Bagaimanapun, dalam keadaan semasa, keperluan minimum ialah tanda-off desain kelajuan tinggi (pengesahan integriti isyarat dan ujian sebelum papan sirkuit dihantar untuk penghasilan) mesti menjadi piawai dalam setiap proses desain papan sirkuit. Langkah.