Berita PCB - Klasifikasi bekalan kuasa DDR

1. Kuasa Beberapa cip juga mempunyai VDDL, yang menyediakan kuasa untuk DLL, dan boleh menggunakan bekalan kuasa yang sama dengan VDD. /. Apabila merancang bekalan kuasa, perlu mempertimbangkan sama ada tekanan dan semasa memenuhi keperluan, urutan penuh kuasa bekalan kuasa, masa penuh kuasa bekalan kuasa, dan monotoniti. Keperlukan tenaga bekalan kuasa secara umum berada dalam ±5%. Semasa perlu dihitung mengikut cip yang berbeza yang digunakan dan bilangan cip. Oleh kerana semasa DDR adalah secara umum relatif besar, apabila reka PCB, jika pesawat bekalan kuasa lengkap ditempatkan pada pins, ia adalah keadaan yang paling ideal, dan kondensator penyimpanan tenaga meningkat pada masukan kuasa, dan satu ditambah ke setiap pin. Penapis dengan kondensator kecil 100nF~10nF.

Sumber kuasa rujukan Vref, Sumber kuasa rujukan Vref diperlukan untuk mengikut VDDQ, dan Vref=VDDQ/2, sehingga ia boleh disediakan oleh cip sumber kuasa, atau ia boleh diperoleh oleh pembahagi resistor. Kerana semasa Vref biasanya kecil, dalam tertib beberapa mA hingga puluh mA, kaedah pembahagi resistor menyimpan kos dan boleh lebih fleksibel dalam bentangan. Ia ditempatkan lebih dekat dengan pin Vref dan mengikuti lebih dekat. Tengah VDDQ, jadi kaedah ini dicadangkan. Perlu dicatat bahawa resisten yang digunakan untuk pembahagi tekanan boleh 100~10K, dan resisten ketepatan 1% diperlukan. / /. Setiap pin voltaj rujukan Vref perlu menambah penapis kapasitasi titik 10nF, dan lebih baik menyambung kapasitator secara paralel dengan setiap resistor pembahagi voltaj.

Digunakan untuk pemadaman voltaj VTT (Menjejakan Tengah Terminasi) · VTT adalah sumber kuasa yang ditarik oleh penentang yang sepadan, VTT=VDDQ/2. Dalam desain DDR, bergantung pada topologi, beberapa desain tidak menggunakan VTT, seperti apabila pengawal mempunyai peranti DDR yang kurang. Jika VTT digunakan, keperluan semasa VTT relatif besar, jadi kawat perlu ditetapkan dengan tembaga. Dan VTT memerlukan bahawa bekalan kuasa boleh tenggelam semasa dan tenggelam semasa. Dalam keadaan biasa, anda boleh guna cip kuasa yang direka secara khusus untuk DDR untuk menghasilkan VTT untuk memenuhi keperluan. Lagipun, kondensator 10Nf~100nF biasanya ditempatkan di sebelah setiap resistor yang ditarik ke VTT, dan kondensator uF besar diperlukan untuk penyimpanan tenaga di seluruh sirkuit VTT. Secara umum, garis data DDR mempunyai topologi satu-drive-one, dan kedua-dua DDR2 dan DDR3 mempunyai ODT untuk sepadan, jadi tidak perlu menarik VTT untuk sepadan untuk mendapatkan kualiti isyarat yang lebih baik. Namun, jika alamat dan garis isyarat kawalan dimuatkan berbilang, akan ada lebih dari satu pemacu, dan tiada ODT di dalam, dan topologinya adalah struktur titik-T, jadi ia sering diperlukan untuk menggunakan VTT untuk kawalan kualiti isyarat sepadan.

2. Jam - Jam DDR adalah jejak berbeza. Secara umum, kaedah sepadan 100 ohms selari dengan terminal digunakan. Impedansi kawalan pasangan perbezaan jejak perbezaan ialah 100 ohm, dan garis satu-akhir ialah 50 ohm. Perlu dicatat bahawa garis perbezaan juga boleh menggunakan persamaan siri. Keuntungan menggunakan persamaan siri adalah bahawa pinggir naik isyarat perbezaan boleh dikawal, yang mungkin mempunyai kesan tertentu pada EMI.

3. Data dan DQS · Isyarat DQS sama dengan jam rujukan isyarat data, dan ia perlu disimpan pada panjang yang sama dengan isyarat CLK semasa menjalankan rute. DQS adalah isyarat satu-akhir dibawah DDR2. DDR2 boleh digunakan sebagai isyarat perbezaan atau satu-akhir. Apabila melakukan satu-akhir, and a perlu sambung DQS- ke tanah, sementara DDR3 adalah isyarat perbezaan dan memerlukan garis perbezaan 100ohm. Kerana ODT dalaman, DQS tidak memerlukan terminal untuk disambung secara selari dengan penentang 100ohm. Setiap isyarat data 8 bit sepadan dengan kumpulan isyarat DQS. · Global Voices isyarat DQS perlu menyimpan panjang yang sama dengan isyarat DQS kumpulan yang sama semasa menjalankan laluan, dan mengawal impedance 50ohm berakhir tunggal. Apabila menulis data, tengah DQ dan DQS dijajarkan, dan apabila membaca data, pinggir DQ dan DQS dijajarkan. Isyarat DQ kebanyakan satu-drive-one, dan DDR2 dan DDR3 mempunyai padanan ODT dalaman, jadi ia secara umum cukup untuk melakukan padanan siri. ). 4. Alamat dan Kawalan

Alamat dan isyarat kawalan tidak secepat DQ. Mereka dicampur berdasarkan pinggir naik jam, jadi mereka perlu panjang yang sama dengan jejak jam. Namun, jika banyak DDR digunakan, alamat dan isyarat kawalan berada dalam hubungan satu-pemacu-berbilang, dan and a perlu memperhatikan sama ada kaedah yang sepadan adalah sesuai. / @ info 5. Pertimbangan bentangan PCB

Semasa bentangan PCB, partikel DDR patut ditempatkan sebanyak mungkin kepada pengendali DDR. Setiap pin bekalan kuasa perlu ditempatkan dengan kondensator penapis, dan seluruh bekalan kuasa perlu mempunyai kondensator besar 10uF atau lebih ditempatkan di masukan kuasa. Lebih baik menggunakan lapisan terpisah untuk bekalan kuasa untuk ditempatkan pada pins. Penegang untuk persamaan siri ditempatkan terbaik pada akhir sumber. Jika ia adalah isyarat bidireksi, ia mesti ditempatkan pada hujung yang sama secara seragam. Jika ia adalah struktur yang sepadan DDR dengan pemacu berbilang, penangkap tarik-up VTT perlu ditempatkan pada hujung paling jauh. Perhatikan bahawa bentangan cip perlu seimbang. Figur berikut menunjukkan struktur topologi beberapa DDR. Pertama, dalam kes satu drive dua, ia dibahagi menjadi struktur pokok, rantai daisy dan struktur Fly-by. Fly-by adalah struktur rantai daisy dengan STUB kecil. Struktur rantai daisy DDR2 dan DDR3 lebih sesuai. Struktur seperti pokok membenarkan dua cip untuk dipasang ke sisi depan dan belakang PCB untuk mengurangi panjang bifurkasi. Topologi DDR dengan lebih dari satu pemacu adalah lebih rumit dan memerlukan simulasi berhati-hati. @ 6. Pertimbangan kabel PCB

Untuk bentangan PCB, gunakan 50 ohm untuk jejak satu-akhir dan 100 ohm untuk jejak perbezaan. Perhatikan bahawa panjang sama garis perbezaan kawalan berada dalam ±10 mil, dan kumpulan garis yang sama juga berbeza mengikut keperluan kelajuan, umumnya ±50 mil. Garis kawalan dan alamat, garis DQS, dan jam mempunyai panjang yang sama, dan garis data DQ mempunyai panjang yang sama dengan garis DQS bagi kumpulan yang sama. / @ info: whatsthis Perhatikan bahawa jam, DQS dan isyarat lain sepatutnya dipisahkan dengan jarak lebih dari 3W. Isyarat diantara kumpulan juga patut dipisahkan dengan jarak sekurang-kurangnya 3W. Lebih baik untuk melalui kumpulan isyarat yang sama pada lapisan yang sama. Minimumkan bilangan botol.

7. Persediaan EMI · Kerana kelajuan cepat dan akses sering, DDR perlu mempertimbangkan gangguan luarnya dalam ramai rancangan. Anda perlu memperhatikan titik berikut apabila merancang · Prinsip memerlukan modul sirkuit dan isyarat yang susah untuk mengganggu, seperti isyarat analog, isyarat frekuensi radio, isyarat jam, dll., seperti yang diperlukan oleh indikator prestasi, untuk mencegah DDR mengganggu mereka dan mempengaruhi indikator. Jangan guna bekalan kuasa yang sama untuk bekalan kuasa DDR dan modul kuasa lain yang sensitif. Jika bekalan kuasa yang sama mesti digunakan, perhatikan penggunaan induktor, kacang magnetik atau kondensator untuk penapis dan isolasi. Pada jam dan garis isyarat DQS, simpan beberapa tempat di mana perlawanan siri dan kapasitas selari boleh meningkat. Apabila EMI melebihi piawai, meningkatkan perlawanan siri atau kapasitas ke tanah dalam julat yang dibenarkan oleh integriti isyarat untuk membuat isyarat meningkat dan lambat. Pelan-pelan dan kurangkan radiasi luar. Untuk melindungi, gunakan struktur melindungi shell logam untuk melindungi radiasi luaran. Perhatikan untuk mempertahankan integriti tanah.

8. Kaedah Uji Titik ujian sepatutnya dipilih sebanyak yang mungkin kepada akhir penerimaan isyarat. / /. Kerana isyarat DDR lebih rumit, untuk menguji, nyahpepijat, dan menyelesaikan masalah isyarat, kami berharap untuk memisahkan bit baca/tulis. Pada masa ini, analisis diagram mata yang paling biasa digunakan adalah untuk membantu memeriksa sama ada isyarat DDR memenuhi keperluan tekanan, masa, dan kegelisahan. ). Terdapat beberapa tetapan mod pemicu. Pertama, pemicu lebar utama boleh digunakan untuk memisahkan isyarat baca/tulis. Menurut spesifikasi JEDEC, lebar preambul baca ialah 0.9 hingga 1.1 siklus jam, dan lebar preambul tulis dinyatakan lebih besar daripada 0.35 siklus jam, dan tiada had atas. Kaedah pemicu kedua adalah menggunakan kaedah pemicu amplitud isyarat yang lebih besar untuk memisahkan isyarat baca/tulis. Biasanya, amplitud isyarat isyarat baca/tulis berbeza, jadi kita boleh mencapai pemisahan kedua-dua dengan memicu osciloskop pada amplitud isyarat yang lebih besar. Perhatikan amplitud isyarat, frekuensi jam, titik salib jam perbezaan, sama ada pinggir naik adalah monoton, melebihi, dll. semasa ujian. Perkara yang paling penting dalam masa, perkara yang paling penting untuk memperhatikan adalah masa setup dan masa menahan.

Yang di atas ialah perkenalan klasifikasi bekalan kuasa DDR. Ipcb juga disediakan kepada penghasil PCB dan teknologi penghasilan PCB.