Berita PCB - Titik utama papan sirkuit merancang FPGA kelajuan tinggi

Dalam rancangan papan PCB, untuk mengurangkan percakapan salib, bentangan garis microstrip dan garis strip boleh mengikut beberapa panduan. Untuk bentangan garis garis dua garis, kawat dilakukan pada papan dalaman dua lapisan, dan terdapat permukaan rujukan tegangan di kedua-dua sisi. Pada masa ini, lebih baik menggunakan teknologi kawat ortogonal untuk semua kawat papan lapisan sebelah untuk maksimumkan jarak antara dua lapisan isyarat. Ketebusan bahan dielektrik, dan minimumkan jarak antara setiap lapisan isyarat dan lapisan rujukan sebelah, sementara menjaga impedance yang diperlukan.

Arahan untuk kabel garis mikro atau garis garis garis

Jarak jejak sekurang-kurangnya tiga kali tebal lapisan dielektrik antara lapisan kabel papan sirkuit; ia adalah terbaik untuk menggunakan alat simulasi untuk simulasi perilakunya secara lanjut.

Untuk rangkaian kelajuan tinggi kritik, gunakan perbezaan selain dari topologi satu-akhir untuk minimumkan kesan bunyi mod biasa. Dalam had desain, cuba sepadan dengan titik positif dan negatif laluan isyarat perbezaan.

Kurangkan kesan sambungan bagi isyarat-hujung tunggal, tinggalkan ruang yang sesuai (lebih dari tiga kali lebar jejak), atau laluan pada lapisan papan berbeza (wayar lapisan bersebelahan adalah ortogonal satu sama lain). Selain itu, penggunaan alat simulasi juga cara yang baik untuk memenuhi keperluan ruang.

Minimumkan panjang selari antara isyarat penghentian isyarat.

Bunyi konversi bersamaan

Apabila kadar data jam dan I/O meningkat, bilangan pertukaran output menurun sesuai dengan itu, dan semasa masa pelepasan dan muatan laluan isyarat meningkat sesuai. Strom ini mungkin menyebabkan fenomena lompatan tanah aras papan, iaitu, tenaga tanah/Vcc naik/jatuh secara segera. Semasa transient besar bekalan kuasa yang tidak ideal akan menyebabkan jatuh secara segera Vcc (jatuh atau sag Vcc). Beberapa peraturan reka papan yang baik diberikan di bawah untuk membantu mengurangi pengaruh bunyi konversi serentak ini.

Angka ini menunjukkan bilangan isyarat yang direkomendasikan, bekalan kuasa, dan pesawat tanah apabila I/O yang tersedia digunakan sepenuhnya.

Konfigur pins I/O yang tidak digunakan sebagai pins output dan memandu mereka dengan tenaga rendah untuk mengurangi lompatan tanah.

Cuba mengurangkan bilangan pin output penukaran bersamaan dan membuat ia disebarkan secara bersamaan di seluruh seksyen I/O FPGA.

Apabila kadar pinggir tinggi tidak diperlukan, kadar slew rendah dipilih untuk output FPGA.

Selitkan Vcc diantara pesawat tanah papan PCB berbilang lapisan untuk menghapuskan pengaruh jejak kelajuan tinggi pada setiap lapisan.

Menggunakan semua lapisan papan untuk Vcc dan pendaratan mengurangkan perlawanan dan induktansi pesawat ini, dengan itu menyediakan sumber induktansi rendah dengan kapasitasi dan bunyi yang lebih rendah, dan mengembalikan isyarat logik pada lapisan isyarat bersebelahan dengan pesawat ini.

Pra-fokus, persamaan

Kemampuan penerima kelajuan tinggi bagi FPGA yang paling maju menjadikannya komponen sistem-pada-cip yang boleh diprogram efisien tinggi, sementara juga memperkenalkan cabaran unik untuk perancang papan sirkuit. Masalah utama, terutama berkaitan dengan bentangan, adalah kehilangan transmisi tergantung frekuensi, yang sebahagian besar disebabkan oleh kesan kulit dan kehilangan dielektrik. Apabila isyarat frekuensi tinggi dihantar pada permukaan konduktor (seperti jejak PCB), kesan kulit akan berlaku kerana induksi diri wayar. Kesan ini mengurangkan kawasan kondukti efektif wayar dan lemahkan komponen frekuensi tinggi isyarat. Kehilangan dielektrik disebabkan oleh kesan kapasitif bahan dielektrik diantara lapisan. Kesan kulit adalah proporsional dengan punca kuasa dua frekuensi, dan kehilangan dielektrik proporsional dengan frekuensi; Oleh itu, kehilangan dielektrik adalah mekanisme kehilangan utama penyesalan isyarat frekuensi tinggi.

Semakin tinggi kadar data, semakin serius kesan kulit dan kehilangan dielektrik. Untuk sistem 1Gbps, pengurangan aras isyarat pada pautan adalah diterima, tetapi ia tidak diterima untuk sistem 6Gbps. Namun, penerima semasa mempunyai pre-fokus penghantar dan fungsi persamaan penerima untuk mengembalikan gangguan saluran frekuensi tinggi. Mereka juga boleh meningkatkan integriti isyarat dan meringankan had pada panjang jejak. Teknologi pengkondisi isyarat ini memperpanjang kehidupan bahan FR-4 piawai dan boleh menyokong kadar data yang lebih tinggi. Sebab pengurangan isyarat dalam bahan FR-4, apabila bekerja pada 6.375Gbps, panjang jejak yang dibenarkan terhadap beberapa inci. Fungsi pre-fokus dan persamaan boleh memperluasnya ke lebih dari 40 inci.

Beberapa FPGA prestasi tinggi mengintegrasikan fungsi pre-fokus yang boleh diprogramkan dan persamaan, seperti peranti GX Stratix II, sehingga mereka boleh menggunakan bahan FR-4, meringankan panjang jejak maksimum dan keterangan bentangan lain, dan mengurangkan kos papan PCB. Fungsi pra-fokus boleh secara efektif meningkatkan komponen frekuensi tinggi isyarat. Sirkuit pra-fokus 4-tap dalam Stratix II GX boleh mengurangkan pembebasan komponen isyarat (ruang menyebar dari satu bit ke lain). Sirkuit pra-fokus boleh menyediakan maksimum 500% pra-fokus. Menurut kadar data, panjang jejak dan karakteristik pautan, tiap-tiap tep boleh optimum hingga maksimum 16 aras.

Penerima GX Stratix II termasuk tahap pendapatan dan penyewa linear untuk mengembalikan pengurangan isyarat. Selain tahap pendapatan input, peranti juga membolehkan perancang papan mempunyai aras persamaan maksimum 17dB, dan boleh guna mana-mana tahap penyamaan 16 untuk mengatasi masalah kehilangan papan. Fungsi persamaan dan prafokus boleh digunakan dalam persekitaran konsert atau digunakan untuk optimize pautan tertentu secara individu.

Penjana boleh ubah tahap prafokus dan persamaan dalam FPGAs GX Stratix II semasa sistem berjalan, atau apabila kad dikonfigur selepas ia disisipkan ke dalam pesawat belakang atau chassis lain. Ini memberikan perancang sistem fleksibiliti untuk menetapkan secara automatik aras pra-fokus dan persamaan ke nilai yang ditentukan. Selain itu, bergantung pada slot mana pada chassis atau layar belakang papan disisipkan, nilai-nilai ini juga boleh ditentukan secara dinamik.

Masalah EMI dan penyahpepijatan

Pergangguan elektromagnetik disebabkan oleh papan sirkuit cetak adalah secara langsung proporsional dengan perubahan semasa atau tekanan melalui masa, dan induktan siri sirkuit. Design papan sirkuit efisien boleh mengurangi EMI, tetapi tidak perlu menghapuskannya sepenuhnya. Penghapusan isyarat "penyusup" atau "panas", dan rujukan yang tepat ke pesawat tanah untuk menghantar isyarat, juga boleh membantu mengurangi EMI. Akhirnya, menggunakan komponen mount permukaan yang biasa di pasar hari ini juga adalah cara untuk mengurangi EMI.

Penyahpepijatan dan ujian rancangan PCB kelajuan tinggi kompleks telah menjadi semakin sukar, kerana beberapa kaedah penyahpepijatan papan tradisional, seperti sond ujian dan ujian "Bed-of-nails", mungkin tidak sesuai untuk rancangan ini. Jenis baru rancangan kelajuan tinggi ini boleh menggunakan alat ujian JTAG dengan fungsi pemrograman dalam sistem dan fungsi ujian-diri terbina yang FPGAs mungkin mempunyai. Penjana patut guna panduan yang sama untuk tetapkan isyarat input jam ujian JTAG (TCK) seperti jam sistem. Selain itu, ia juga sangat penting untuk minimumkan panjang jejak rantai imbas JTAG antara output data ujian satu peranti dan input data ujian peranti lain.

Untuk menggunakan FPGA kelajuan tinggi terkandung untuk rancangan yang berjaya, and a perlukan latihan rancangan papan kelajuan tinggi dan pemahaman penuh fungsi FPGA, seperti pengaturan pin, bahan papan sirkuit dan stacking, bentangan papan sirkuit, dan mod terminal. Penggunaan yang masuk akal bagi fungsi pre-tekanan dan persamaan penerima terbina juga sangat penting. Titik di atas boleh digabung untuk mencapai rancangan yang boleh dipercayai dengan kemudahan penghasilan yang stabil. Pertimbangan berhati-hati terhadap semua faktor ini, ditambah dengan simulasi dan analisis yang betul, boleh minimumkan kemungkinan kemalangan dalam prototip papan sirkuit, dan akan membantu mengurangkan tekanan pada projek pembangunan papan sirkuit.