PCB 기술 - PCB EMI 설계 사양 단계 소개

PCB EMI 설계 사양 단계

1. IC 전원 처리

1.1) 각 IC 전원 공급 장치 PIN에 0.1UF 디커플링 커패시터가 있는지 확인합니다.BGA 칩의 경우 BGA의 네 모서리에 0.1UF와 0.01UF의 콘덴서 8개가 있습니다.특히 VTT와 같은 필터 콘덴서를 추가하여 트래킹 코드의 전원에 사용합니다.이는 안정성뿐만 아니라 EMI에도 큰 영향을 미친다.

2 클럭 라인 처리

2.1) 먼저 시계선을 실행하는 것이 좋습니다.

2.2) 주파수가 66M보다 크거나 같은 클럭 라인의 경우 각 라인의 오버홀 수는 2개, 평균은 1.5개를 초과할 수 없습니다.

2.3) 66M 미만의 클럭 선의 경우 각 선의 오버홀 수는 3개, 평균 2.5개를 초과하지 않아야 합니다.

2.4) 길이가 12인치 이상인 클럭 라인의 경우 주파수가 20M보다 크면 오버홀 수가 2개 이상이어야 합니다.

2.5) 시계선에 구멍이 있는 경우 구멍이 있는 인접 위치의 2층(접지층)과 3층(전원층) 사이에 바이패스 커패시터를 추가하여 시계선이 변경된 후 참조 레이어가 변경되도록 합니다.고주파 전류 (인접 계층) 의 루프는 연속적입니다.바이패스 콘덴서가 있는 전력층은 구멍을 통과하는 전력층이어야 하며 가능한 한 구멍에 접근해야 한다.바이패스 콘덴서와 오버홀 사이의 최대 거리는 300MIL을 초과해서는 안 됩니다.

2.6) 원칙적으로 모든 시계선은 외딴 섬을 통과할 수 없다.다음은 섬을 가로지르는 네 가지 모습이다.

2.6.1) 전원 섬과 전원 섬 사이에 교차 섬이 생겼다.이때 시계선은 4층의 뒷면에 배선되고 3층 (전원층) 에는 2개의 전원섬이 있으며 4층은 반드시 이 두 섬을 통과해야 한다.

2.6.2) 동력도와 지상도 사이에 교차도가 나타난다.이때 시계 선로는 4층의 뒷면에 있고 3층 (출력층) 의 출력도 중간에 지도가 있으며 4층은 이 두 섬을 넘어야 한다.

2.6.3) 토도와 지층 사이에 십자도가 나타난다.이때 시계선은 1층에 있고 2층 (접지층) 의 중간에 접지도가 있으며 1층의 배선은 접지도와 교차해야 하는데 이는 접지선이 중단된것과 같다.

2.6.4) 시계 오프라인에는 구리가 없습니다.조건이 제한되어 있으면 섬을 넘지 않을 수 없습니다. 66M보다 크거나 같은 주파수의 시계선이 섬을 넘지 않도록 하십시오.66M 미만의 클럭 선이 섬을 통과하는 경우 미러링 경로를 형성하기 위해 디커플링 커패시터를 추가해야 합니다.두 전원 섬 사이에 0.1UF 콘덴서를 배치하고 섬의 시계 케이블에 가깝습니다.

2.7) 두 개의 구멍과 한 개의 섬을 건너는 선택에 직면했을 때 한 개의 섬을 통과한다.

2.8) 클럭 케이블은 I/O 사이드보드 가장자리와 500MIL 이상 떨어져 있어야 하며 I/O 케이블과 나란히 작동하지 않아야 합니다.가능하지 않으면 클럭 라인과 I/O 포트 라인 사이의 거리가 50MIL 이상이어야 합니다.

2.9) 시계선이 4층에 있을 때 시계선의 참조 계층(전원 평면)은 시계의 전원 평면에 전력을 공급해야 한다.다른 전력 평면을 참조하는 클럭은 적을수록 좋습니다.또한 주파수는 66M보다 크거나 같습니다. 시계 케이블의 참조 전원 평면은 3.3V 전원 평면이어야 합니다.

2.10) 클럭 선의 선 간격은 25MIL보다 커야 합니다.

2.11) 클럭 케이블이 연결되어 있는 경우 입력 및 아웃라인은 가능한 한 멀리 떨어져 있어야 합니다.

2.12) 시계선이 BGA와 다른 장치에 연결되었을 때 시계선이 층을 바꾸면 BGA 아래의 구멍을 최대한 피한다.

2.13) AUDIO CODEC의 AC_BITCLK, 특히 FS3-FS0을 포함하여 각 클럭 신호에 주의하십시오.이름상으로는 시계가 아니지만 실제로는 시계이기 때문에 조심해야 한다.

2.14) 클럭 칩 위로 당기기 및 드롭다운 저항기는 클럭 칩에 가능한 한 가까이 있어야 합니다.

3. I/O 포트 처리

3.1) PS/2, USB, LPT, COM, SPEAK OUT, GAME을 포함한 각 I/O 포트는 하나의 접지로 나뉘며 맨 왼쪽과 맨 오른쪽은 200MIL 또는 세 개의 오버홀 너비로 디지털 접지에 연결됩니다.다른 곳에 연결하지 마십시오.디지털 연결.

3.2) COM2 포트가 핀인 경우 I/O 접지에 최대한 가까이 있어야 합니다.

3.3) I/O 회로 EMI 장치는 가능한 한 I/O SHIELD에 가깝습니다.

3.4) I/O 포트의 전원 계층과 접지층은 별도의 외딴 섬으로 하층과 최상층은 지상에 부설해야 하며 신호는 외딴 섬(신호선은 포트에서 직접 뽑고 I/O 포트는 장거리 라우팅하지 않음)을 통과하는 것을 허용하지 않는다.

4. 몇 가지 주의사항

A. 설계 엔지니어는 PCB EMI 설계 사양을 준수해야 합니다.EMI 엔지니어는 검사를 수행할 권리가 있습니다.PCB EMI 설계 사양을 위반하여 EMI 테스트에 실패한 경우 설계 엔지니어가 책임을 집니다.

B.EMI 엔지니어는 설계 사양에 대한 책임을 지고 PCB EMI 설계 사양을 엄격히 준수하지만 EMI 테스트는 여전히 실패합니다.EMI 엔지니어는 솔루션을 제공하고 PCB EMI 설계 사양을 요약합니다.

C.EMI 엔지니어는 각 주변 포트에 대한 EMI 테스트를 수행하며 테스트를 놓치지 마십시오.

D. 모든 설계 엔지니어는 설계 사양에 대한 제안과 의문을 제기할 권리가 있습니다.EMI 엔지니어는 질문에 답하고 실험 검증 후 설계 사양을 엔지니어의 제안에 추가합니다.

E.EMI 엔지니어는 PCB EMI 설계의 비용을 절감하고 사용되는 자기 구슬의 수를 줄이는 역할을 합니다.