PCB 기술 - PCB 설계 오류의 설계 효율성

보드 설계는 시간이 많이 걸리는 작업입니다.모든 문제는 엔지니어가 부품별로 전체 설계를 검토해야 합니다.회로기판의 설계요구는 칩설계와 마찬가지로 좋다고 말할수 있다.

일반적인 PCB 설계 프로세스에는 다음 단계가 포함됩니다.

처음 세 단계는 원리도 검사가 수동 프로세스이기 때문에 가장 많은 시간이 소요됩니다.1000개 이상의 연결이 있는 SoC 보드를 상상해 보십시오.각 연결을 수동으로 확인하는 것은 지루한 작업입니다.사실상 모든 련결을 검사하는것은 거의 불가능하며 이는 최종판에 문제가 생길수 있다. 례를 들면 련결이 정확하지 못하고 노드가 부동하는 등이다.

원리도 캡처 단계는 일반적으로 다음과 같은 유형의 문제에 직면합니다.

Undercore 오류: APLLVDD 및 APLL_VDD

사례 문제: VDDE 및 VDDE

맞춤법 오류

신호 단락 문제

더 많이...

이러한 오류를 방지하려면 몇 초 이내에 전체 다이어그램을 검사하는 방법이 있어야 합니다.이런 방법은 원리도 모방을 통해 실현할 수 있는데 이것은 현재 회로판 설계 과정에서 보기 드문 것이다.원리도 시뮬레이션을 사용하면 필요한 노드의 최종 출력을 볼 수 있으므로 모든 연결 문제를 자동으로 확인할 수 있습니다.

다음은 프로젝트 예제를 통해 설명합니다.일반적인 보드 상자도를 고려하십시오.

PCB 레이아웃에서 PCB 설계 오류를 줄이고 설계 효율성을 높이는 방법

복잡한 회로 기판 설계에서 수천 개의 디지털 연결이 있을 수 있으며 거의 변경되지 않으면 많은 검사 시간이 낭비될 수 있습니다.

원리도 시뮬레이션은 설계 시간을 절약할 수 있을 뿐만 아니라 회로 기판의 품질을 향상시키고 전체 공정 효율을 높일 수 있다.

일반적인 DUT에는 다음과 같은 신호가 있습니다.

일부 사전 조정을 거친 후, 피측 장비는 전압 조절기, 연산 증폭기 등 다양한 신호와 신호 조정에 사용되는 다양한 모듈을 갖추게 될 것이다.전압 조절기에서 얻은 출력 신호를 예로 들면:

연결을 검증하고 전체 검사를 하기 위해 원리도 시뮬레이션을 사용했다.원리도 시뮬레이션에는 원리도 생성, 테스트 플랫폼 생성 및 시뮬레이션이 포함됩니다.

테스트 플랫폼을 만드는 과정에서 자극 신호는 필요한 입력으로 보내지고 관심 있는 신호점에서 출력을 관찰한다.

위의 절차는 관찰할 노드에 프로브를 연결하여 수행할 수 있습니다.노드 전압과 파형은 다이어그램에 오류가 있는지 여부를 나타낼 수 있습니다.모든 신호 연결이 자동으로 확인됩니다.

PCB 제조업체가 PCB 설계의 오류를 줄이고 설계 효율성을 높이는 방법

감지된 노드와 전압이 명확하게 표시됩니다.

따라서 시뮬레이션을 통해 결과를 직접 관찰하고 PCB 보드의 원리도가 정확한지 확인할 수 있습니다.또한 자극 신호나 성분 값을 세밀하게 조정하여 설계 변화를 연구할 수 있다.따라서 원리도 시뮬레이션은 회로 기판 설계 및 검사 인력에게 많은 시간을 절약하고 설계 정확성의 가능성을 높일 수 있습니다.