정밀 PCB 제조, 고주파 PCB, 고속 PCB, 표준 PCB, 다중 계층 PCB 및 PCB 조립.
일반 시계 시스템의 또 다른 특수한 상황은 내부 동기화 시계 시스템이다.경험이 부족한 많은 엔지니어들은 내부 동기화 클럭 시스템을 원본 동기화 시퀀스로 오판하고 원본 동기화 시퀀스에 따라 등장 제어를 하여 시퀀스 설계 오류를 초래한다.
먼저, 시스템이 공용 시계인지 확인하는 방법을 살펴보겠습니다.이전 블로그 게시물은 시계 트리를 찾아 시계 신호 간의 관계를 확인하는 것이 다양한 타이밍 시스템을 판단하는 열쇠라고 언급했다.공용 클럭 시스템은 일반적으로 외부 웨이퍼 또는 웨이퍼가 있으며 클럭 분배기를 통해 시스템의 구동단과 수신단에 연결됩니다 (또는 FPGA는 구동단과 수신단에 직접 다른 클럭을 출력할 수 있습니다). 외부 클럭선은 시스템의 시퀀스를 제어합니다. 이를 공용 클럭 시스템이라고 합니다.
내부 동기화 클럭의 클럭 신호는 드라이브에서 수신으로 직접 전송됩니다.이전 블로그 게시물은 범용 시계 시스템의 타이밍 여유가 적고 주파수를 계속 늘릴 수 없는 핵심 요소 중 하나가 Tco라고 언급했다.공정 등의 이유로 Tco를 너무 작게 만들기는 어렵습니다.예를 들어, SDRAM의 Tco-max는 일반적입니다.5.4ns가 있습니다. 내부 동기화 클럭 시스템은 외부 클럭 드라이브를 내부 버퍼로 대체하여 클럭 신호의 버퍼와 데이터 신호의 버퍼를 일치시켜 서로 상쇄할 수 있도록 함으로써 장치 Tco의 최대치와 최소치 사이의 범위를 줄이고 타이밍 여유를 증가시켜 타이밍을 쉽게 만족시킬 수 있습니다.
내부 동기화 클럭 시스템은 소스 동기화와 혼동되기 쉽습니다.사실 하나의 원칙만 파악하면 쉽게 구분할 수 있다.소스 동기화 타이밍은 일반적으로 DQ와 DQS 및 CLK 간의 관계와 같은 시스템 클럭 및 데이터 그룹의 선택 신호에 존재합니다.내부 동기화 클럭은 하나의 드라이버와 수신자만 공유하는 클럭 신호(Mobile SDRAM에서 신호 이름은 SDCK)입니다.
따라서 내부 동기화 타이밍은 계산상 공용 시계와 비슷하지만 부등식에 TCLK_FT: 시계의 비행 시간이라는 변수가 있습니다.그림 2는 TCLK_FT 측정 방법을 보여줍니다.
내부 동기화 클럭의 타이밍 계산 공식은 다음과 같습니다. (당시 시계는 데이터의 전파 방향과 동시에 양의 방향이었습니다.)
Tco（max）+Tflight（max）+Tetup-Tclk_ft+Tjitter+Tmargin Tco（min）+Tflight（min）-Tlk_ft-Tmargin>Thold 이렇게 하면 Tclk_ft를 조정하여 시계가 최적의 위치에 놓일 수 있습니다.이 방법은 외부 동기화 모드에서 타이밍을 조정하는 데도 사용할 수 있습니다.구체적인 조정 방법은 이미 앞의 사례에서 소개되었으니 참고하시기 바랍니다. 요약: 내부 동기화와 소스 동기화는 외부 관점에서 동일하지만 내부 구조는 다릅니다.소스 동기화 방법은 내부 동기화 구조에서 클럭 신호의 버퍼 앞에 레지스터를 추가하여 칩 내부의 클럭 처리와 데이터 처리가 동일합니다.이러한 방식으로 시계는 데이터의 속도에 따라 변경될 수 있으며 항상 데이터의 중간에 있습니다. 내부 동기화 클럭의 본질은 여전히 일반 클럭 시스템입니다.Tclk_ft를 더하거나 뺀 결과의 양 끝에 시간 계산은 외부 시계의 공용 시계 시스템과 동일합니다.타이밍 구속 관계도 같은 길이 방식이 아니라 최대 및 최소 총 길이입니다. 내부 동기화 시계는 타이밍 여유 조정 수단을 증가시키고 Tco의 영향을 상쇄하기 때문에 타이밍을 더 쉽게 만족시킬 수 있습니다.그러나 시간 계산 방법은 더욱 복잡하기 때문에 설계 엔지니어가 파악해야 한다.
