PCB 블로그 - 기가비트 장치 PCB 보드의 신호 무결성 설계

피지컬 효과와 개전 손실, 오버홀 및 커넥터의 영향, 차등 신호 및 케이블 고려, 전력 분배 및 EMI 제어 등과 같은 문제를 해결하기 위해 PCB 보드 설계 도구의 적용을 소개합니다. 통신 및 컴퓨터 기술의 급속한 발전은 고속 PCB 설계를 기가비트 영역으로 가져왔습니다.신형 고속 설비의 응용은 이런 백보드와 단판에서의 고속 원거리 전송을 가능하게 했다.신호 무결성 문제(SI), 전원 공급 장치 무결성 및 전자기 호환성 문제도 더욱 두드러집니다.

신호 무결성은 신호 회선의 신호 전송 품질을 가리킨다.주요 문제는 반사, 진동, 타이밍, 접지 반등 및 직렬 교란을 포함합니다.신호 무결성 저하는 단일 요인에 의한 것이 아니라 보드 레벨 설계의 다양한 요인 조합에 의한 것입니다.기가비트 장치의 PCB 설계에서 양호한 신호 무결성 설계는 엔지니어가 구성 요소, 전송선 상호 연결 방안, 배전 및 EMC 방면을 충분히 고려해야 한다.고속 PCB 설계를 위한 EDA 도구는 순수한 시뮬레이션 검증에서 설계와 검증의 결합으로 발전하여 설계자가 설계 후기에 문제를 발견하지 않고 설계 초기에 규칙을 제정하여 오류를 피할 수 있도록 돕습니다.데이터 속도가 증가하고 설계가 복잡해짐에 따라 고속 PCB 시스템 분석 도구가 더욱 필요합니다.이러한 도구에는 타이밍 분석, 신호 무결성 분석, 설계 공간 매개변수 스캔 분석, EMC 설계, 전력 시스템 안정성 분석 등이 포함됩니다.여기서는 기가비트 디바이스 PCB 설계에서 신호 무결성 분석에 고려해야 할 몇 가지 문제를 중점적으로 다룹니다.고속 장비 및 장비 모델은 기가비트 전송 및 수신 부품 공급업체가 칩에 대한 설계 정보를 제공하지만 장비 공급업체도 새로운 장비의 신호 무결성을 이해하는 프로세스를 가지고 있기 때문에 장비 공급업체가 제공하는 설계 지침이 미숙할 수 있습니다.첫째, 설비 공급업체가 주는 설계 제약은 일반적으로 매우 엄격하기 때문에 설계 엔지니어가 모든 설계 규칙을 만족시키기 어렵다.따라서 신호 무결성 엔지니어는 시뮬레이션 분석 도구를 사용하여 공급업체의 제약 규칙과 실제 설계를 분석하고 부품 선택, 토폴로지 구조, 일치 시나리오 및 일치 부품의 값을 조사하고 최적화하여 최종적으로 신호 무결성을 보장하는 솔루션을 개발할 필요가 있습니다.PCB 레이아웃 및 경로설정 규칙따라서 기가비트 신호에 대한 시뮬레이션 분석이 매우 중요해지고 부품 모델이 신호 완전성 분석 작업에서의 역할도 점점 중시되고 있다.어셈블리 모델에는 일반적으로 IBIS 모델과 Spice 모델이 포함됩니다.보드 레벨 시뮬레이션은 연결 시스템을 통해 출력 핀에서 입력 핀까지의 신호 응답에만 초점을 맞추고 IC 제조업체는 장비 내부의 상세한 회로 정보를 유출하는 것을 원하지 않으며 트랜지스터 레벨 Spice 모델의 시뮬레이션 시간은 일반적으로 견디기 어렵기 때문에 IBIS 모델은 고속 PCB에 사용됩니다.설계 분야는 점점 더 많은 장비 제조업체와 신호 무결성 엔지니어들에게 받아들여지고 있습니다.기가비트 장치를 위한 PCB 시스템을 시뮬레이션하는 것과 관련될 때 엔지니어들은 IBIS 모델의 안정성에 의문을 제기하는 경우가 많다.부품이 트랜지스터의 포화 및 마감 영역에서 작동하는 경우 IBIS 모델은 순간적 응답의 비선형 영역을 설명하기에 충분한 세부 정보가 부족하며 IBIS 모델의 시뮬레이션 결과는 트랜지스터 레벨 모델이 생성할 수 있는 응답 정보를 생성하지 못합니다.그러나 ECL형 부품의 경우 트랜지스터급 모델의 시뮬레이션 결과와 매우 일치하는 IBIS 모델을 얻을 수 있다.이유는 간단하다.ECL 드라이브는 트랜지스터의 선형 영역에서 작동하며 출력 파형이 이상적인 파형에 더 가깝습니다.IBIS 표준에 따르면 IBIS에 상대적인 모델입니다.데이터 전송 속도가 높아짐에 따라 ECL 기술을 기반으로 개발된 차등 부품은 크게 발전했다.LVDS 표준 및 CML 등은 기가비트 신호 전송을 가능하게 합니다.이상의 토론에서 볼 수 있듯이 회로 구조와 그에 상응하는 차분 기술 응용으로 인해 IBIS 표준은 여전히 기가비트 시스템 설계에 적용된다.이미 발표된 일부 논문에서 IBIS 모델을 2.5Gbps LVDS와 CML 설계에 적용한 것도 이를 뒷받침한다.IBIS 모델은 소스 회로를 설명하는 데 적용되지 않으므로 손실 보상을 위한 사전 가중 회로가 있는 많은 Gbps 장치에는 적용되지 않습니다.따라서 IBIS 모델은 기가비트 시스템 설계에서 다음과 같은 조건에서만 유효하게 작동합니다. 1.차동 부품은 확대 영역(선형 V-I 커브) 2에서 작동합니다.장치가 활성화되지 않은 사전 가중 회로 3.이 장치에는 사전 가중 회로가 있지만 활성화되어 있지 않습니다 (사전 가중이 설정된 짧은 상호 연결 시스템은 더 나쁜 결과를 초래할 수 있음). 4.이 장치에는 소스 없는 사전 가중 회로가 있지만 장치의 코어와 분리할 수 있습니다.데이터 속도가 10Gbps 이상이면 출력 파형이 정현파와 비슷하고 Spice 모델이 더 적합합니다.손실효과는 신호주파수가 증가되여야 할 때 전송선의 감쇠를 홀시해서는 안된다.이때 직렬도체의 등효저항과 병렬매체의 등효전도로 인한 손실을 고려해야 하며 유손전송선모형을 사용하여 분석해야 한다.손상된 전송선의 동등한 모델은 그림 1과 같다.그림에서 볼 수 있듯이, 등가 직렬 저항 R과 등가 병렬 전도 G는 손실을 나타내는 데 사용된다.등가 직렬 저항 R은 직류 저항과 피부로 가는 효과로 인한 저항이다.직류 저항은 도체 자체의 저항으로 도체의 물리적 구조와 도체의 저항률에 의해 결정된다.빈도가 증가하면 몽피 효과가 작용하기 시작한다.피부로 가는 효과는 고주파 신호가 도체를 통과할 때 도체 속의 신호 전류가 도체 표면에 집중되는 현상이다.도체 내부에서 도체 횡단면을 따라 신호의 전류 밀도는 지수가 감소하고 전류 밀도가 떨어지는 깊이를 나타낸다