IC 기판 - IC칩 설계, 제조에서 패키지까지

"IC 기판 제조업체"IC 칩 설계, 제조에서 패키지에 이르는 전 과정

1. 복잡한 IC칩 설계 절차

칩을 만드는 과정은 레고 블록으로 집을 짓는 것과 같다.웨이퍼가 기초로 사용되고 칩 제조 공정이 층층이 쌓인 후에 필요한 IC 칩을 생산할 수 있다 (이것들은 뒤에 소개될 것이다).그러나 설계 도면 없이 강력한 제조 능력을 갖추는 것은 소용없다.그래서 건축가의 역할은 매우 중요하다.그런데 누가 집적회로 설계의 건축가입니까?다음으로 본고는 집적회로의 설계를 소개할 것이다.

IC 생산 과정에서 대부분의 IC는 전문 IC 설계 회사가 계획하고 설계한다. 예를 들어 롄파커, 퀄컴, 인텔 등 유명 제조업체들이 자신의 IC 칩을 설계하고 서로 다른 규격과 효율의 칩을 제공하여 하위 제조업체들이 선택할 수 있도록 한다.집적회로는 각 공장에서 설계하기 때문에 집적회로의 설계는 엔지니어의 기술에 달려 있고 엔지니어의 자질은 한 기업의 가치에 영향을 미친다.그러나 엔지니어가 IC 칩을 설계할 때 수행해야 할 단계는 무엇입니까?설계 프로세스는 간단히 다음 섹션으로 나눌 수 있습니다.

IC 제조 프로세스

1단계 설계 및 목표 설정

IC 설계에서 가장 중요한 단계는 사양입니다.이 단계는 건물을 설계하기 전에 얼마나 많은 방과 욕실이 필요한지, 어떤 건축 법규를 준수해야 하는지를 결정하고 모든 기능을 결정한 후에 설계하여 후속 수정에 추가 시간이 걸리지 않도록 하는 것과 같다.IC 설계도 설계된 칩에 오류가 없도록 비슷한 절차를 거쳐야 한다.

규범을 제정하는 첫 번째 단계는 IC의 목적과 효율을 확정하고 전체적인 방향을 확정하는 것이다.다음 단계는 준수할 계약을 확인하는 것입니다.예를 들어, 무선 네트워크 카드의 칩은 IEEE 802.11 및 기타 사양을 준수해야 합니다.그렇지 않으면 이 칩은 시중에 나와 있는 제품과 호환되지 않아 다른 장치와 연결할 수 없다.마지막으로 IC의 구현 방법을 구축하여 서로 다른 기능을 서로 다른 단원에 분배하고 서로 다른 단원 간의 연결 방법을 구축하여 규범의 제정을 완성한다.

규격을 설계한 후, 다음은 칩의 설계 디테일이다.이 단계는 처음에 건축 평면도를 쓰고 전체적인 윤곽을 그려 나중에 쉽게 그릴 수 있도록 하는 것과 같다.IC 칩에서는 하드웨어 설명 언어(HDL)를 사용하여 회로를 설명합니다.자주 쓰이는 HDL에는 Verilog, VHDL 등이 포함된다. IC의 기능은 코드로 쉽게 표시할 수 있다.그런 다음 프로그램 기능의 정확성을 확인하고 필요한 기능이 충족될 때까지 계속 수정합니다.

32비트 덧셈기의 Verilog 예

컴퓨터가 있으면 모든 것이 간단해진다

완전한 계획이 있으면 다음 단계는 이사회 설계 청사진을 그리는 것이다.IC 설계에서 논리 작성의 단계는 식별된 HDL 코드를 전자 설계 자동화 도구(EDA 도구)에 넣고 컴퓨터가 HDL 코드를 논리 회로로 변환하여 다음 회로 다이어그램을 생성하도록 하는 것입니다.그리고 논리문 설계도가 규범에 부합되는지 반복적으로 확인하고 기능이 정확할 때까지 수정한다.

제어 장치 종합 결과

마지막으로 작성된 코드를 다른 EDA 도구 세트에 넣어 회로 레이아웃과 경로설정합니다.연속적인 검사를 거쳐 다음과 같은 회로도를 형성할 것이다.그림에서 당신은 파란색, 빨간색, 녹색, 노란색과 같은 다른 색상을 볼 수 있습니다.각 색상은 하나의 광 마스크를 나타냅니다.마스크를 어떻게 사용하는가?

레이아웃 및 권선

칩이 쌓여 있는 마스크

먼저 IC 하나에 여러 마스크가 생성되는 것으로 알려져 있습니다.이 마스크에는 상층부와 하층이 있으며 각 층마다 자신의 임무가 있습니다.다음 그림은 간단한 마스크 예입니다.집적회로에서 가장 기본적인 소자인 CMOS의 경우 CMOS의 전칭은 상호보완금속산화물반도체로서 곧 NMOS와 PMOS를 결합하여 CMOS를 형성하게 된다.금속산화물 반도체 (MOS) 란 무엇입니까?칩에 널리 사용되는 이런 부품은 해석하기 어렵고 일반 독자들도 이해하기 어렵다.나는 여기서 더 배우지 않을 것이다.

다음 그림에서 왼쪽은 회로 레이아웃과 우회 후에 형성된 회로 그림입니다.모든 색상은 하나의 마스크를 나타내는 것으로 알려져 있습니다.오른쪽은 각 보닛의 확장입니다.제조는 밑바닥부터 시작하여 IC칩 제조에 관한 이전 글에서 제시한 방법에 따라 층층이 제조하여 최종적으로 원하는 칩을 생산한다.

지금까지 우리는 IC 설계에 대해 초보적인 이해를 가져야 한다.전반적으로 집적회로 설계는 매우 복잡한 전문이라는 것은 분명하다.컴퓨터 보조 소프트웨어의 성숙으로 인해 IC 설계는 가속화 될 수 있습니다.IC 설계 공장은 엔지니어의 지혜에 크게 의존합니다.여기에 설명된 각 단계는 독립적으로 여러 전공 과정으로 나눌 수 있는 자신의 전문 지식을 가지고 있다.예를 들어, 하드웨어 설명 언어를 작성하는 것은 간단하지 않습니다.프로그래밍 언어만 익히면 되고, 논리 회로가 어떻게 작동하는지, 필요한 알고리즘을 프로그램으로 변환하는 방법도 알아야 한다. 합성 소프트웨어가 프로그램을 어떻게 논리 게이트로 변환하는지 알아야 한다.

2. 웨이퍼란 무엇인가?

반도체의 뉴스에서, 우리는 항상 8인치 또는 12인치 웨이퍼 공장과 같은 크기로 표시된 웨이퍼 공장을 언급한다.그러나, 소위 웨이퍼란 무엇입니까?어느 부위가 8인치입니까?큰 크기의 웨이퍼를 생산하는 것은 얼마나 어렵습니까?다음은 반도체의 가장 중요한 기초인'웨이퍼'가 무엇인지에 대한 점진적인 소개이다.

웨이퍼는 각종 컴퓨터 칩을 제조하는 기초이다.우리는 칩 제조를 레고 블록에 비해 집을 짓고 층층이 쌓아 우리가 원하는 모양 (즉 각종 칩) 을 완성할 수 있다.그러나 좋은 기초가 없다면 지어진 집은 구부러질 것이다. 이것은 네가 원하는 것이 아니다.완벽한 집을 짓기 위해서는 안정된 바닥판이 필요하다.칩 제조의 경우, 이 기판은 다음에 설명할 웨이퍼이다.

우선, 우리가 어렸을 때 고층 블록을 가지고 놀 때 블록 표면에 작은 원형 투영이 있다는 것을 기억해 봅시다.이런 구조로 우리는 접착제를 사용하지 않고 안정적으로 두 블록을 함께 쌓을 수 있다.칩 제조도 비슷한 방식으로 나중에 추가된 원자와 라이닝을 함께 고정시킨다.따라서 후속 제조에 필요한 조건을 충족시키기 위해 표면이 깨끗한 기저를 찾아야 합니다.

고체 재료 중에는 특수한 결정 구조인 단결정이 있다.그것은 원자가 하나하나 긴밀하게 배열되는 특징을 가지고 있어 평탄한 원자 표면을 형성할 수 있다.따라서 단결정을 사용하여 웨이퍼를 제조하면 위의 요구 사항을 충족할 수 있습니다.그러나 이러한 재료는 어떻게 생산합니까?주로 두 단계가 있는데 그것이 바로 순화와 결정 추출이다. 그리고 이런 재료를 완성할 수 있다.

단결정 만드는 방법

순화는 두 단계로 나뉜다.첫 번째 단계는 야금 정제이다.이 공정은 주로 탄소를 첨가하여 산화환원을 통해 산화규소를 순도 98% 이상의 규소로 전환시킨다.철이나 구리와 같은 대부분의 금속은 충분한 순도의 금속을 얻기 위해 이러한 방법을 사용합니다.그러나 98% 는 여전히 칩 제조에 충분하지 않으며 더 개선해야합니다.따라서 지멘스 공예는 더욱 정화에 사용될 것이다.이를 통해 반도체 공정에 필요한 고순도 폴리실리콘을 확보하게 된다.

실리콘 기둥 제조 공정

다음 단계는 수정도를 그리는 것입니다.우선 위에서 얻은 순도 높은 폴리실리콘을 녹여 액체 실리콘을 형성한다.그런 다음 단결정으로 액체 표면에 접촉하고 회전하면서 천천히 위로 당깁니다.단결정 실리콘이 왜 필요한지에 대해서는 실리콘 원자의 배열이 줄을 선 사람의 배열과 같기 때문이다.그것은 앞으로 사람들이 어떻게 정확하게 안배하는지 알 수 있도록 지도자가 필요하다.실리콘 씨는 나중에 원자들이 줄을 서는 방법을 알게 하는 중요한 지도자이다.마지막으로, 액체 표면을 벗어난 실리콘 원자가 고화되면, 가지런히 배열된 단결정 실리콘 기둥이 완성된다

단결정 실리콘 기둥

그러나 8인치와 12인치는 무엇을 의미합니까?우리가 만든 크리스털 기둥의 지름을 말하는데 연필꽂이처럼 보이는 부분입니다.표면은 얇게 둥글게 다듬어져 있다.큰 크기의 웨이퍼를 만드는 데 어떤 어려움이 있습니까?

위에서 언급했듯이 크리스털 기둥의 제조 과정은 솜사탕을 만들면서 회전하고 성형하는 것과 같습니다.솜사탕을 만들어 봤다면 크고 튼튼한 솜사탕을 만드는 것은 매우 어렵고 수정을 그리는 과정도 똑같다는 것을 알아야 한다.회전 속도와 온도 제어는 결정 기둥의 질량에 영향을 줄 것이다.따라서 크기가 클수록 속도와 온도에 대한 요구가 높아집니다.따라서 고품질의 12인치 웨이퍼를 만드는 것이 8인치 웨이퍼를 만드는 것보다 더 어렵다.

그러나 실리콘 기둥 전체를 칩 제조에 사용되는 라이닝으로 만들 수는 없습니다.실리콘 조각을 하나하나 생산하기 위해서는 금강석 칼로 실리콘 기둥을 수평으로 잘라 웨이퍼를 만든 뒤 웨이퍼를 광택시켜 칩 제조에 필요한 실리콘 조각을 형성해야 한다.이렇게 많은 절차를 거쳐 칩 기판의 제조가 완성되었다.다음 단계는 집을 쌓는 것이다. 즉 칩 제조이다.칩은 어떻게 만드나요?

계층화된 칩 레이어

실리콘 칩이 무엇인지 소개한 후, 나도 IC 칩을 만드는 것이 레고 블록으로 집을 짓고 층층이 쌓아 올려 원하는 모양을 만드는 것과 같다는 것을 알았다.그러나 집을 짓는 데는 상당한 절차가 필요하며 IC 제조도 마찬가지입니다.IC를 만드는 단계는 무엇입니까?이 문서에서는 IC 칩의 제조 과정을 설명합니다.

시작하기 전에 IC칩이 무엇인지 먼저 알아야 한다. IC, 집적회로의 전칭, 그 이름에서 알 수 있듯이 설계된 회로를 스태킹 방식으로 조합한다.이런 방법을 통해 우리는 회로를 연결하는 데 필요한 면적을 줄일 수 있다.다음 그림은 IC 회로의 3D 다이어그램입니다.그것의 구조는 마치 집의 들보와 기둥처럼 층층이 쌓여 있다는 것을 알 수 있는데, 이것이 바로 IC 제조가 집을 짓는 것에 비유되는 이유이다.

IC칩 3차원 단면도

위 그림에서 IC 칩의 3D 윤곽을 보면 아래쪽의 짙은 남색 부분은 이전 글에서 소개한 웨이퍼이다.이 그림에서 우리는 칩에서 웨이퍼 기판의 중요성을 더 잘 알 수 있다.빨간색과 카키색 부품의 경우 IC 생산 중에 완료됩니다.

우선 빨간색 부분은 고층 건물 1층 로비에 비유할 수 있다.1층의 홀은 집의 입구이다.이곳은 사람들이 드나드는 곳이다.일반적으로 트래픽 제어 하에서 더 많은 기능을 제공합니다.따라서 다른 층에 비해 시공이 더 복잡해지고 계단이 더 필요할 것으로 보인다.집적회로에서 이 홀은 론리문층으로서 전반 집적회로에서 가장 중요한 부분이다.다양한 논리문이 조합되어 기능이 완비된 집적회로칩을 구성하였다.

노란색 부분은 마치 평범한 바닥과 같다.1층에 비해 너무 복잡한 구조가 없고 층마다 시공과정에서도 큰 변화가 없다.이 레이어의 목적은 빨간색 부분의 논리 문을 함께 연결하는 것입니다.이렇게 많은 층이 필요한 이유는 연결해야 할 선이 너무 많기 때문이다.단일 레이어에 모든 선을 수용할 수 없는 경우 이러한 목표를 달성하려면 여러 레이어를 계층화해야 합니다.이 과정에서 서로 다른 층의 회선이 상하로 연결되어 배선 요구를 만족시킨다.

층별 시공, 층별 구조

IC의 구조를 알게 되면 만드는 방법을 소개합니다. 페인트 탱크로 정교한 도면을 그리려면 그림의 덮개를 잘라 종이에 덮어야 한다고 상상해 보세요.그리고 페인트를 종이에 골고루 뿌려라.페인트가 건조되면 블라인드를 벗겨라.이 단계를 반복하면 깨끗하고 복잡한 도면을 완성할 수 있습니다.제조 IC는 비슷한 방식으로 덮어쓰기를 통해 계층 구조화됩니다.

IC를 만들 때 위의 네 단계로 간단히 나눌 수 있다.실제 제조에 사용되는 제조 절차와 재료는 다르지만 일반적으로 비슷한 원리를 사용합니다.이 과정은 페인트와 좀 다르다.IC 제조는 먼저 코팅한 후 덮고, 페인트 도장은 먼저 코팅한 후 도장한다.각 절차는 다음과 같습니다.

- 금속 스파크: 사용할 금속 재료를 웨이퍼에 균일하게 뿌려 얇은 막을 형성합니다.

- 포토레지스트 코팅: 먼저 포토레지스트 재료를 웨이퍼 위에 놓고 마스크(마스크의 원리는 다음에 설명함)를 통과하여 빔을 불필요한 부분에 쳐서 포토레지스트 재료의 구조를 파괴한다.그리고 손상된 재료를 화학물질로 씻어낸다.

- 식각 기술: 포토레지스트 보호가 없는 실리콘 조각을 이온 빔으로 식각한다.

- 포토레지스트 제거: 포토레지스트 제거 용액을 사용하여 남은 포토레지스트를 녹여 하나의 과정을 완료합니다.

마지막으로, 많은 IC 칩이 전체 웨이퍼에서 완료됩니다.다음으로 완성된 사각형 IC칩을 잘라내기만 하면 포장공장에 보내 포장할 수 있다.포장 공장이란 무엇입니까?나중에 설명할게요.

크기별 웨이퍼 비교

3. 나노 제조 공정은 무엇입니까?

삼성과 TSMC는 첨단 반도체 제조 공정에서 뜨겁다.그들은 모두 웨이퍼 파운드리 분야에서 선두를 차지하여 주문을 따고 싶어 한다.그것은 거의 14nm와 16nm 사이의 논쟁이되었습니다.그러나 14nm와 16nm라는 두 숫자의 의미는 무엇입니까? 그것은 어느 부분을 가리킵니까?프로세스를 줄이면 앞으로 어떤 이점과 문제가 발생합니까?우리는 아래에서 나노 공정을 간략하게 설명할 것이다.

나노가 얼마나 미묘하죠?

우리가 시작하기 전에, 우리는 먼저 나노의 의미를 이해해야 한다.수학적으로 나노미터는 0.000000001미터이지만 이것은 매우 나쁜 예입니다.결국, 우리는 소수점 뒤의 많은 0만 볼 수 있지만, 우리는 실제적인 느낌이 없다.손톱 두께를 비교하면 더 뚜렷해질 수 있다.

만약 당신이 정말 자와 계량기로 측정한다면 손톱의 두께는 약 0.0001메터 (0.1밀리메터) 라는것을 알수 있다. 다시말하면 손톱의 측면을 10만개의 선으로 잘라보아야 한다. 매 선은 약 1나노메터에 해당한다.그래서 1나노미터가 얼마나 작은지 상상할 수 있다.

나노미터가 얼마나 작은지 알게 된 후에 우리도 과정을 줄이려는 의도를 이해해야 한다.트랜지스터를 줄이는 주요 목적은 더 많은 트랜지스터를 더 작은 칩에 삽입하는 것이다. 이렇게 하면 칩이 기술 진보로 인해 더 커지지 않을 것이다.둘째, 프로세서의 운영 효율성을 향상시킬 수 있습니다.또한 볼륨을 줄이면 전력 소비량도 줄일 수 있습니다.마지막으로 칩의 크기가 줄어들면 모바일 장치에 쉽게 삽입하여 미래의 경량화 요구를 충족시킬 수 있습니다.

그리고 나노 공정이 무엇인지 탐구하자. 14나노를 예로 들자.이 공정은 칩에서 가장 작은 도선이 14nm가 될 수 있다는 것을 말한다.다음 그림은 전통적인 트랜지스터의 모양을 예로 들 수 있습니다.트랜지스터를 줄이는 주요 목적은 전력 소비량을 줄이는 것이지만, 어느 부분을 줄여야 이 목적을 달성할 수 있습니까?

왼쪽 아래 그림의 L은 우리가 축소할 것으로 예상되는 부분이다.그리드 길이를 줄임으로써 전류는 누출 극단에서 소스 극단까지의 비교적 짧은 경로를 사용할 수 있습니다 (관심이 있다면 구글을 사용하여 MOSFET를 검색하면 더 자세한 설명을 얻을 수 있습니다).

또한 컴퓨터는 0과 1에서 실행됩니다.트랜지스터는 어떻게 이 목적을 달성합니까?방법은 트랜지스터에 전류가 있는지 판단하는 것이다.그리드 단자 (녹색 블록) 에서 전압을 제공하면 누수 극단자에서 원극 단자로 전류가 흐릅니다.전압을 제공하지 않으면 전류가 흐르지 않기 때문에 1과 0을 표시할 수 있습니다 (왜 우리가 0과 1로 판단하는지, 관심이 있다면 브린 대수를 볼 수 있습니다.우리는 이런 방법으로 컴퓨터를 제조합니다.)

치수 축소에는 물리적 제한이 있습니다.

그러나 제조 프로세스를 무한정 줄일 수는 없습니다.우리가 트랜지스터를 약 20나노미터로 줄일 때, 우리는 양자 물리적인 문제에 부딪히게 되어 트랜지스터에 누출이 존재하게 되고, l을 줄일 때 얻는 이점을 상쇄하게 된다.향상된 방법으로 오른쪽 위 그림과 같이 FinFET(트리플 그릴) 개념을 도입했다. 인텔의 이전 설명에서 이 기술을 도입하면 물리적 현상으로 인한 누출을 줄일 수 있다는 것을 알 수 있다.

더 중요한 것은 이 방법이 울타리의 극단과 하층 사이의 접촉 면적을 증가시킬 수 있다는 것이다.기존 관행 (왼쪽 위) 에서는 접촉 표면에 평면이 하나만 있지만 FinFET (3 그릴) 기술을 사용하면 접촉 표면이 3D 로 변하여 접촉 면적을 쉽게 늘릴 수 있습니다.따라서 동일한 접촉 영역을 유지하면서 소스 극-누수 극단을 줄일 수 있으므로 크기를 줄이는 데 도움이 됩니다.

마지막으로 큰 공장이 10나노 공정에 진입할 때 상당히 심각한 도전에 직면할 것이라는 말이 나오는 이유다.주요 원인은 원자의 크기가 약 0.1nm이기 때문이다.10nm의 경우 한 선에 100개 미만의 원자만 있으면 제조하기 어렵고 원자가 제조 과정에서 떨어지거나 불순물과 같은 원자의 결함만 있으면 알 수 없는 현상이 나타나 제품의 생산률에 영향을 줄 수 있다.

만약 네가 어려움을 상상할 수 없다면, 너는 작은 실험을 할 수 있다.탁자 위에 10과 100개의 구슬을 한 줄 * 10 정사각형으로 배열한 다음 종이를 잘라 구슬을 덮은 다음 작은 솔로 구슬을 떨어뜨려 10*a의 5의 직사각형을 형성하게 한다.이렇게 하면 각 공장이 직면한 어려움과 이 목표를 실현하는 난이도가 얼마나 큰지 알 수 있다.

삼성과 TSMC는 가까운 미래에 14나노와 16나노 FinFET 양산을 완료할 예정이기 때문에 모두 애플의 차세대 아이폰 칩의 OEM을 놓고 경쟁하고 싶어 한다.우리는 상당히 멋진 상업 경쟁을 보게 될 것이며, 더 많은 에너지 절약과 가벼운 휴대전화를 얻을 것이다.무어의 법칙이 가져다준 이점에 감사드립니다.

4、포장이 무엇인지 알려줄게

IC 칩의 패키지, 최종 보호 및 통합

설계에서 제조에 이르는 긴 과정을 거쳐 우리는 마침내 IC칩을 얻었다.그러나 칩은 작고 얇다.밖에서 보호하지 않으면 긁히고 손상되기 쉽습니다.또한 칩의 크기가 작기 때문에 더 큰 케이스가 없으면 회로 기판에 수동으로 배치하는 것도 쉽지 않습니다.따라서 이 문서에서는 포장에 대해 설명하고 설명합니다.

현재 흔히 볼 수 있는 포장은 두 가지가 있는데, 하나는 전기 장난감에서 흔히 볼 수 있는 소스 포장으로 검은색 지네처럼 보이고, 다른 하나는 박스용 CPU를 구매할 때 흔히 볼 수 있는 BGA 포장이다.다른 패키지 방법에 대해서는 초기 CPU에 사용된 PGA (pin grid array);핀 메쉬 패턴) 또는 향상된 QFP(플라스틱 사각형 플랫 패키지)포장 방법이 너무 많기 때문에 dip와 BGA 포장을 소개합니다.

내구성이 뛰어난 기존 패키지

먼저 2열 직렬 패키징을 소개합니다.Dip), 아래 그림에서 볼 수 있듯이, 이 패키지를 채택한 IC 칩은 두 줄로 연결된 하단에서 검은색 지네처럼 보일 수 있어 인상적이다.이 패키징 방법은 최초의 IC 패키징 기술로 비용이 적게 드는 장점이 있어 도선이 많지 않은 소형 칩에 적용된다.그러나 그것들은 대부분 플라스틱이기 때문에 발열 효과가 비교적 떨어지기 때문에 현재 고속 칩의 요구를 만족시킬 수 없다.그러므로 이런 패키지를 사용하는 칩은 대부분 내구성칩이다. 례를 들면 아래 그림의 op741 또는 조작속도에 대한 요구가 비교적 낮고 칩이 비교적 작으며 련결구멍이 비교적 적은 IC칩이다.

증폭기 횡단면도

래스터 패턴(BGA) 패키지의 경우 dip에 비해 크기가 작아 더 작은 장치에 쉽게 넣을 수 있다.또한 핀은 칩 아래에 있기 때문에 dip보다 더 많은 금속 핀을 수용할 수 있으며 더 많은 접점이 필요한 칩에 적합합니다.그러나 이런 포장방식은 원가가 높고 련결방식이 복잡하여 단가가 비교적 높은 제품에 많이 사용된다.

역조립 칩으로 패키지된 BGA 원리도

모바일 기기의 흥기에 따라, 신기술은 이미 무대에 올랐다.

그러나 이러한 포장 방법을 사용하면 상당한 부피가 소모될 것이다.예를 들어, 모바일 및 웨어러블 장치에는 이제 다양한 구성 요소가 필요합니다.모든 구성 요소가 독립적으로 패키지되어 있으면 조합하면 많은 공간이 소모됩니다.따라서 두 가지 방법으로 볼륨 감소, 즉 SOC(슬라이스 시스템) 및 SIP(패키지 시스템)를 충족할 수 있습니다.

스마트폰이 흥기하기 시작했을 때 SOC라는 단어는 각 큰 재정경제잡지에서 찾아볼수 있다.그러나 SOC란 무엇입니까?간단히 말해서, 서로 다른 기능을 가진 집적 회로를 하나의 칩에 집적하는 것이다.이 방법은 부피뿐만 아니라 서로 다른 IC 사이의 거리를 줄여 칩의 계산 속도를 높일 수 있다.제조 방법은 IC 설계 단계에서 서로 다른 IC를 함께 배치한 다음 앞에서 설명한 설계 과정을 통해 마스크를 만드는 것입니다.

그러나 SOC가 장점만 있는 것은 아니다.SOC를 설계하려면 많은 기술 협력이 필요합니다.IC칩은 포장할 때 겉포장보호가 있으며 IC와 IC간의 거리가 비교적 멀어 상호교란이 존재하지 않는다.그러나 모든 IC가 함께 포장되었을 때 이것이 악몽의 시작입니다.IC 설계 공장은 최초의 단순한 설계 IC에서 다양한 기능을 이해하고 통합하는 IC로 바뀌어 엔지니어의 작업량을 늘려야 한다.또한 통신 칩의 고주파 신호와 같은 많은 상황이 IC의 다른 기능에 영향을 미칠 수 있습니다.

또한 SOC는 다른 제조업체로부터 IP(지적재산권) 라이선스를 받아야 다른 사람이 설계한 구성 요소를 SOC에 넣을 수 있다. SOC 제조는 전체 IC의 설계 디테일이 있어야 완전한 마스크를 만들 수 있기 때문이다. SOC 설계 비용도 증가한다. 왜 스스로 설계하지 않느냐고 물어볼 수도 있다.각종 IC를 설계하려면 IC와 관련된 지식이 많이 필요하기 때문에 애플처럼 재력이 풍부한 회사만이 유명 기업에서 최고 엔지니어를 채용해 새로운 IC를 설계할 수 있는 예산을 가질 수 있다.협력과 라이선스는 자체 IC를 개발하는 것보다 비용 효율적입니다.

타협, SIP 출현

SIP는 대안으로 통합 칩의 무대에 뛰어 올랐습니다.SOC와 달리 다양한 IC를 구입하고 마지막 패키지를 수행하여 IP 라이선스 단계를 제거하고 설계 비용을 크게 절감합니다.또한 독립형 IC이기 때문에 서로 간섭이 크게 줄어듭니다.

Apple watch는 SIP 기술을 사용하여 패키지화

SIP 기술을 사용하는 가장 유명한 제품은 apple watch입니다.시계의 내부 공간이 너무 작아 전통적인 기술을 채택할 수 없고 SOC의 디자인 비용이 너무 높기 때문에 SIP가 선호됩니다.SIP 기술이 있으면 부피를 줄일 수 있을 뿐만 아니라 각 IC 사이의 거리를 줄일 수 있어 실행 가능한 절충안이 되었다.다음 그림은 애플워치 칩의 구조 설명도입니다.상당한 수의 IC가 포함되어 있음을 알 수 있습니다.

S1 칩 내부 구성도

포장이 완성되면 테스트 단계에 들어갈 필요가 있다.이 단계에서는 패키지된 IC가 제대로 작동하는지 확인할 필요가 있다.그것이 정확하면 우리가 보는 전자 제품을 만들기 위해 조립 공장으로 운송 될 수 있습니다.지금까지 반도체 업계는 전체 생산 임무를 완수했다.

고정밀 PCB 회로기판을 전문적으로 연구 개발하고 생산하는 기업이다.4~46층 PCB판, 회로기판, 회로기판, 고주파판, 고속판, HDI판, PCB회로기판, 고주파고속판, IC패키징탑재판, 반도체테스트판, 다층회로기판, HDI회로기판, 혼합전압회로기판, 고주파회로기판, 소프트하드조합판 등을 대량생산할수 있다.