전자 설계 - 고속 PCB 설계의 고려 사항

(1) 고속 신호의 확정

PCB의 인치당 지연은 0.167ns입니다. 그러나 네트워크 케이블에 많은 오버홀, 많은 장치 핀, 많은 구속이 설정되어 있으면 지연이 증가합니다.일반적으로 고속 로직 부품의 신호 상승 시간은 약 0.2ns다. 보드에 GaAs 칩이 있으면 최대 케이블 길이는 7.62mm다.

Tr을 신호 상승 시간으로 설정하고 Tpd를 신호선 전파 지연으로 설정합니다.Tr☎ 4Tpd이면 신호가 안전합니다.2Tpd–$Tr–$4Tpd이면 신호가 불확실성 영역으로 떨어집니다.Tr–2Tpd이면 신호가 문제 영역에 속합니다.불확실한 영역과 문제 영역에 떨어진 신호는 고속 경로설정 방법을 사용해야 합니다.

(2) 송전선로 효과

상술한 정의의 송전선로 모델을 바탕으로 상술한 바를 종합하면 송전선로는 전체 회로 설계에 다음과 같은 영향을 줄 것이다.

2.1 반사 신호

이력이 제대로 종료되지 않은 경우 (단자 일치) 구동단으로부터의 신호 펄스가 수신단에서 반사되어 예상치 못한 영향을 초래하고 신호 윤곽을 왜곡시킨다.오류가 심각할 경우 여러 가지 오류가 발생하여 설계에 실패할 수 있습니다.이와 동시에 왜곡신호는 소음에 대한 민감성이 증가되여 설계에 실패할수도 있다.이러한 상황을 충분히 고려하지 않으면 EMI가 크게 증가하여 자체 설계 결과뿐만 아니라 전체 시스템의 장애를 초래할 수 있습니다.반사 신호의 주요 원인은 궤적이 너무 길기 때문입니다.일치하지 않음, 너무 큰 커패시터 또는 인덕션 및 임피던스 어댑터가 종료된 전송선

2.2 지연 시간 및 타이밍 오류

신호 지연과 정시 오차는 신호가 논리 레벨의 높은 임계값과 낮은 임계값 사이에서 변화할 때 신호가 일정 기간 동안 점프하지 않는 것으로 나타납니다.과도한 신호 지연은 타이밍 오류와 장치 기능의 혼란을 초래할 수 있습니다.수신기가 여러 개인 경우 일반적으로 문제가 발생합니다.회로 설계자는 설계의 정확성을 보장하기 위해 최악의 경우 지연 시간을 결정해야 합니다.신호 지연의 원인: 드라이브가 과부하되고 케이블이 너무 깁니다.

2.3 논리 레벨 임계값 초과 오류 여러 번

변환 중에 신호가 논리 레벨 임계값을 여러 번 초과하여 이러한 유형의 오류가 발생할 수 있습니다.여러 차례 논리 레벨 임계값을 뛰어넘는 오차는 신호 진동의 특수한 형식이다. 즉, 신호의 진동은 논리 레벨 임계값 부근에서 발생하며, 여러 차례 논리 레벨을 뛰어넘으면 평소에 논리 기능이 문란해질 수 있다.반사 신호의 원인: 긴 흔적선, 전송선 미단접, 용량 또는 전감 과다 및 임피던스 미스매치.

2.4 하이퍼튜닝 및 디폴트

과충과 하충은 궤적이 너무 길거나 신호 변화가 너무 빠르다는 두 가지 이유에서 나온다.대부분의 컴포넌트 수신 포트는 입력 보호 다이오드로 보호되지만 때로는 이러한 과격 수준이 컴포넌트 전원 전압 범위를 훨씬 초과하여 컴포넌트를 손상시킬 수 있습니다.

(3) 송전선로의 영향을 피하는 방법

상술한 송전선로 문제가 가져온 영향을 감안하여, 우리는 아래의 몇 가지 방면에서 이러한 영향을 통제하는 방법을 이야기한다.

3.1 중요 네트워크 케이블의 길이를 엄격히 제어

설계에 고속 변환 에지가 있는 경우 전송선이 PCB에 미치는 영향을 고려해야 합니다.현재 매우 높은 클럭 주파수를 가진 고속 집적 회로 칩에 일반적으로 사용되는 문제는 다음과 같습니다.CMOS 또는 TTL 회로를 사용하여 설계하면 작동 주파수가 10MHz 미만이어야 하며 케이블 길이가 7인치 이상이어서는 안 된다는 몇 가지 기본 원칙이 있습니다.50MHz의 경우 연결 길이는 1.5인치 이상이어야 합니다.작동 빈도가 75MHz 이상이면 케이블 길이가 1인치여야 합니다.GaAs 칩의 최대 케이블 길이는 0.3인치여야 합니다.이 기준을 넘으면 송전선로 문제가 생긴다.

3.2 경로설정 토폴로지의 합리적 계획

송전선로의 효과를 해결하는 또 다른 방법은 정확한 배선 경로와 단자 토폴로지를 선택하는 것이다.경로설정 토폴로지 구조는 네트워크 케이블의 경로설정 순서와 경로설정 구조를 나타냅니다.고속 논리 부품을 사용할 때, 흔적선 분지의 길이가 비교적 짧지 않는 한, 빠르게 변화하는 가장자리를 가진 신호는 신호 간선 흔적선의 분지 흔적선에 의해 왜곡될 것이다.정상적인 상황에서 PCB 경로설정은 두 가지 기본 토폴로지, 즉 데이지 체인 경로설정과 별 분포를 사용합니다.

데이지 체인 경로설정의 경우 경로설정은 제어 끝에서 시작하여 각 수신 끝에 차례로 도달합니다.직렬 저항을 사용하여 신호 특성을 변경하는 경우 직렬 저항의 위치는 구동 포트에 가까워야 합니다.데이지 체인은 경로설정의 고조파 간섭을 제어하는 데 가장 효과적입니다.그러나이 경로설정 방법은 가장 낮은 분포율을 가지며 100% 분포하기가 쉽지 않습니다.실제 설계에서는 데이지 체인 경로설정의 브랜치 길이를 최대한 짧게 만듭니다.보안 길이 값은 Stub Delay<=Trt*0.1이어야 합니다.

스타 토폴로지 구조는 클럭 신호의 비동기식 문제를 효과적으로 피할 수 있지만 고밀도 PCB 보드에서 수동으로 케이블을 연결하는 것은 매우 어렵습니다.자동 라우터를 사용하는 것이 별 배선을 완료하는 가장 좋은 방법입니다.각 분기마다 단자 접합 저항기가 필요하다.단말기 저항기의 저항은 연결의 특성 저항과 일치해야 한다.이렇게 하면 수동으로 계산하거나 CAD 도구를 사용하여 특성 임피던스 값과 끝 일치 저항 값을 계산할 수 있습니다.

직렬 저항 일치 단자는 추가 전력 소비량은 발생하지 않지만 신호 전송은 느려집니다.이 방법은 시간 지연의 영향이 크지 않은 버스 구동 회로에 사용된다.직렬 저항 일치 단자의 장점은 온보드 장치의 수와 케이블 밀도를 줄일 수 있다는 것이다.

마지막 방법은 일치하는 터미널을 분리하는 것입니다.이런 방식으로 일치하는 부품은 수신단 근처에 배치해야 합니다.장점은 신호를 낮추지 않고 소음을 잘 피할 수 있다는 것이다.일반적으로 TTL 입력 신호(ACT, HCT, FAST)에 사용됩니다.

또한 단자 일치 저항기의 패키지 유형과 설치 유형도 고려해야 합니다.일반적으로 SMD 표면에 장착된 저항기는 통공 컴포넌트보다 감전감이 낮기 때문에 SMD 패키징 컴포넌트가 선호됩니다.일반 직렬 저항기를 선택한 경우 수직 및 수평 두 가지 설치 옵션도 있습니다.

수직 설치 모드에서는 저항기의 장착 핀이 매우 짧기 때문에 저항기와 회로 기판 사이의 열 저항을 낮추어 저항기의 열이 공기 중으로 더 쉽게 발산될 수 있습니다.그러나 더 긴 수직 설치는 저항기의 감전을 증가시킨다.설치가 비교적 낮기 때문에, 수평 설치는 비교적 낮은 전기 감각을 가지고 있다.그러나 과열된 저항은 표류한다.최악의 경우 저항이 길을 열어 PCB 흔적선 단말기 매칭에 실패하고 잠재적인 고장 요인이 될 수 있다.

3.3 전자기 간섭을 억제하는 방법

신호 무결성 문제에 대한 좋은 해결책은 PCB 보드의 전자기 호환성을 향상시킵니다 (EMC).그 중 매우 중요한 점은 PCB 보드가 잘 접지되어 있는지 확인하는 것입니다.복잡한 설계에 있어서 접지층이 있는 신호층을 사용하는 것은 매우 효과적이다.이밖에 회로기판의 가장 바깥쪽의 신호밀도를 최소화하는것도 전자기복사를 줄이는 좋은 방법이다.이 방법은 PCB의 설계 및 제조를 "표면 적층" 기술을 사용하여 "구축"할 수 있습니다.표면 적층은 공공공정 PCB에 얇은 절연층과 이를 관통하기 위한 미세 구멍의 조합을 추가해 구현된다.저항과 용량은 표층 아래에 묻을 수 있으며, 단위 면적의 흔적선 밀도는 거의 두 배가 될 것이다.PCB의 크기를 줄입니다.PCB 면적의 감소는 흔적선의 토폴로지 구조에 큰 영향을 미치는데, 이는 전류 회로가 감소하고, 분지 흔적선의 길이가 감소하며, 전자기 복사와 전류 회로의 면적이 거의 비례한다는 것을 의미한다;이와 동시에 작은 사이즈의 특징은 고밀도의 지시선발을 사용하여 부품을 봉인할수 있다는것을 의미하는데 이는 반대로 도선의 길이를 감소시켜 전류회로를 줄이고 전자기호환성특성을 제고시켰다.

상술한 바를 종합하면, 이상은 바로 고속 회로 기판의 설계이다.