PCB技術 - 複雑な設計における信号整合性に注目

要約：SoC設計では、信号間の結合は信号完全性の問題を引き起こす。信号整合性の問題を無視すると、信号間のクロストークが発生し、信頼性、製造性、システム性能が低下する可能性があります。本文はASICチップ設計における信号完全性問題を解決する方法を紹介した。

ASIC（専用集積回路）の設計では、標準セルの応用、短い開発サイクル、セル間の緩やかな保護領域のため、標準セルの性能が浪費されている。そのため、ハイエンドASICチップ設計の鍵は、高性能チップを短開発時間で納入することを確保することである。

プロセス技術の発展に伴い、信号クロストークを引き起こす可能性が増加した。金属配線層の数は引き続き増加している：0.35ミクロンプロセスの4層または5層から0.13ミクロンプロセスの7層を超える金属配線層に増加した。配線層の数が増えるにつれて、隣接チャネル容量も増加する。また、現在の複雑な設計における回路ゲート数の急速な増加には、より長い配線が必要である。長いワイヤ上の抵抗が増加し、相互接続ワイヤの断面が減少するため、薄くなる金属ワイヤも抵抗を増加させる。既存の銅線相互接続プロセスを使用しても、この問題は解決できませんが、抵抗問題を解決する時間が遅れるだけです。

明らかに、これらの隣接する信号線間の影響は設計決定を主導し、過去とは異なり、より正確なモデルが必要である。一方の信号が他方の信号に与える影響は、信号間の相対位相と関係がある。同じ位相を持つ信号では、0.5 mmの長い信号線に接続された小型の受信機と送信機を持つ被害者ネットワークが30%加速する。1ミリの信号線に対して、被害者ネットワークは40%加速する。位相が逆の信号の場合、0.5 mmの長い信号線に接続された小型の受信機と送信機を持つ被害者ネットワークは70%減速する。信号線の長さが1 mmの場合、信号は100%以上減速します。

信号クロストーク問題を解決する1つの方法は、金属信号線間の間隔を増やすことである。信号線間隔を2倍にすることで、0.5 mm信号線上の信号クロストークを70%から20%に低減することができる。長信号線（1 mm信号線）への干渉も100%から40%に減少する。しかし、信号間のクロストークは依然として存在し、ワイヤ間隔を2倍にすることで信号間のクロストークを低減する方法はチップ面積を増加させ、配線の難易度を増加させる。

遮蔽措置をとる

上記の問題を解決するもう1つの方法は、遮蔽措置をとることです。信号線の両側に電源線やアース線を加えると、信号クロストークが大幅に低下します。システムのシールドを追加するには、すべてのコンポーネントに良いバイパスが必要であり、電源と接地をできるだけ「清潔」にする必要があります。実際、面積の観点から見ると、このソリューションはワイヤ間隔を2倍にする方法よりも悪い。これは、この場合、信号線ピッチが最小線ピッチの4倍であるため、この接地方式では配線の複雑さが1桁増加するからである。

しかし、遮蔽方法はいくつかの信号線に適しているかもしれない。例えば、クロック線は非常に高速であり、最大のドライバとバッファがそのような信号線に接続されている。位相同期ループ技術は、ドライバおよびバッファ上の追加の信号遅延を補償することができる。適切なレイアウトにより、クロック信号の周囲に隔離された環境が形成され、データ信号に対するクロック信号の干渉が最小限に抑えられる。

この方法では、設計エンジニアは抽出および分析ツールを使用して信号の完全性の問題が発生しやすい領域を検出し、その中のいくつかの領域を選択してその領域の問題を解決します。問題のある信号線が互いに分離されていれば、再配線することで問題を解決することができます。より簡単な方法は、ドライブのサイズを変更し、被害者ネットワークにバッファを追加することです。

論理統合プロセスは、常にオンライン負荷の近似推定値に基づいて適切なドライブを選択します。一般的に、論理統合では、予想される負荷の過剰補償を実現するために、常により強いドライブが選択されます。しかし、物理的な設計が完了するまでは、実際の負荷は未知であり、実際の負荷は予想される負荷状況と比較して-70%～+200%の間で変化する可能性があります。最悪の場合、負荷が大きすぎる短期運転者の後に、負荷の軽い長期運転者がついてくる可能性があります。ドライバの問題の解決策の1つは、バッファを使用して長い行を分割することです。これにより、回線の長さと結合容量を低減することができ、バッファの入力上の負荷を単一の負荷レベルに低減することもできる。このテクノロジーにより、最下位レベルのプランニングと最適化の実装を確実にするために、バッファの配置と配線中にわずかな変更が行われることが保証されます。設計プロセスに静的時系列解析ステップを追加すると、ノイズや遅延の問題を処理できます。この目的は、クロストークとタイミングを解決するステップを1つのプロセスに統合することです。まず、これらのツールは配置と配線後に寄生パラメータを抽出します。次に、抽出された負荷モデルに基づいて、クロストーク効果を考慮せずに信号遅延を計算する。次に、これらの抽出の遅延を設計にマークし、静的タイミング解析ツールを使用して不正なタイミングを決定します。タイミングウィンドウの第1の近似値を取得した後、設計エンジニアはクロストークによる遅延を追加し、タイミングが指定されたタイミングウィンドウを超えるかどうかをチェックします。完全な設計プロセスには、3つの静的タイミング解析が必要です。

信頼性と製造性

現在の業界のトレンドは、チップゲートの数が増加し続け、特徴的なサイズが縮小するにつれて、チップの性能も向上していることである。ムーアの定理によると、クロック速度と回路ゲートの数は18カ月ごとに2倍になるという。設計において安全な動作限界を維持するために、技術の継続的な改善には電源電圧を相応に低下させなければならない。同時に、各回路ゲートの消費電力も低下している。電源電圧の低下と各ゲート上の消費電力の低下は、ゲート数の増加とクロック周波数の増加に常に追いつかない。

例えば、次世代のプロセス技術では、1.8 V電源電圧条件下での高性能プロセッサの計画消費電力は300 Wである。ASICチップの平均サイズは3400万ゲートに達し、クロック周波数は450 MHzを超える。次世代ASICチップの電源電流は、既存のチップよりもはるかに高くなるだろう。0.35 umプロセスにおける同じASIC設計と比べて、0.18 um ASICチップの消費電力は6倍を超え、電流強度は10倍を超える。

消費電力と電流の増加は電子の移動を引き起こす。電流の流れにより、大電力一方向ネットワーク上に金属の移動があり、特に信号線の曲がったところに電流が流れたり、小さな空間に入ったりすると。双方向電流が流れる信号線の高抵抗での自己加熱現象も遷移問題を引き起こす。

チップ特徴寸法の縮小には、ゲート酸化物領域の寸法の対応する減少も必要である。スイッチング回路における高電位領域は、ゲート酸化物領域における電子を捕捉することができる。酸化領域の破壊と対応するゲート閾値の変化は、スイッチング周波数と関係があり、信号変換率に依存する累積プロセスである。

スイッチング周波数が安全限界以下であれば、デバイスの正常な動作寿命を予測することができる。しかし、課題は、安全限界を超える周波数または変換率に対応する熱電子効果を制御するための新しい方法を開発することにある。ユーザーはこれらの効果を十分に説明する必要があります。まず、内部標準バッテリ回路の過渡条件をシミュレートする必要があります。そして、彼らは電流密度制限下のシミュレーション結果を実際のシリコンウェハ構造のテスト結果と比較しなければならない。最後に、実際のデバイスとプロセス技術を正確に反映するデバイスモデルを作成する必要があります。

回路解析は多くの異なる方法に従い、これらすべての方法は実際のスイッチング周波数を計算する必要があります。この問題を解決する1つの方法は、特徴モデルに基づいてすべての回路の正確な応答をシミュレートすることである。別の方法は、シリコン構造における実際の挙動に近づくための確率モデルを開発することである。

金属マイグレーションと熱電子注入に関する問題を解決するために、第1の方法は、一般的により高い電流とより速い信号切り替え速度を有する長いワイヤにバッファを挿入することである。バッファ速度がドライバよりちょうど低ければ、この方法は信号線上の負荷容量を低下させ、信号変換率を低下させることができることを強調する必要がある。もう1つの可能性のあるソリューションは、ドライブと受信機ユニットを交換することです。

アンテナ効果とノイズ

金属層上のプラズマエッチングプロセスは、ICのゲート上に電荷を蓄積させる。ますます小さくなるゲート面積と相互接続信号線の増加する長さの比は容量性分圧をもたらし、これはさらにデバイスを損傷する累積プロセスである。このアンテナ効果を最小化する基本的な方法は、金属領域の面積と周長の比率を制限し、グリッド領域の面積とその周長の比率を制限することである。このような規則を採用することで、電荷蓄積と転送の過程を減らすことができる。

もう1つの代替策は、アンテナ補償配線規則に依存する配線ツールを使用することである。このようにして、アンテナ電流を防止または最小化することができるが、この方法のコストはチップ面積がより大きいことである。もう1つの可能性のある方法は、長いアンテナを拡散領域に接続し、拡散抵抗を利用して基板などの他の領域に電荷を転送することである。最後に、挿入バッファは、回路の長さを減らし、電源またはグラウンドへの抵抗経路として拡散抵抗器（P型またはN型出力トランジスタチャネル）を挿入することもできる。

消費電力と電源電流の増加は、他の問題にもつながります。大電流は電源ラインの電圧を低下させる。したがって、非ゼロ抵抗電源ネットワークに電流が流れると、IR電圧降下が発生し、ゲートに到達する電圧が低下する。電力供給ネットワークの抵抗を低減する方法は、チップ面積と配線輻輳によって制限される。物理的検証段階の抽出と分析には、過渡プロセス、インダクタンス、容量効果のシミュレーションと分析を含む複雑なフルチップシミュレーションと分析プロセスが必要である。

しかし、配置と配線が完了すると、上記の問題を解決する可能性は低いか、まったくないため、状況はさらに悪化します。消費電力の問題を解決する最善の方法は、設計の初期段階、さらにはRTL設計段階で、設計計画と実施戦略を真剣に研究することです。RTLの高精度電力解析は、最終設計の品質を確保するために、論理的および物理的実装に関連付けなければならない。

次世代設計ツール

上記の問題を解決するためには、設計プロセス全体をさらにアップグレードし、さまざまな効果や設計評価を考慮できるツールにする必要があります。ツールにはインテリジェントなデータを転送する能力が必要です。たとえば、数学モデルをサポートする新しい拡張ライブラリフォーマット（ALF）標準では、元の計算およびデータフォーマットを変更せずに複数の属性を転送できます。高度に複雑で要求の厳しい新しい設計では、修正が最も効果的であるため、設計プロセスの初期段階で問題の解決策を計画する必要があります。設計、検証、配置、配線、および最終的な物理的検証の間の連絡には、データを変更したり、追加の計算を実行したりすることなく、一貫したデータ交換が必要です。

ALFを使用すると、ユーザーはテストベクトルを生成して消費電力と電子移動をチェックすることができ、同時にチップの機能をテストすることもできます。テストベクトルは、抽出されたチップデータの確率基準を用いて必要な精度を確保することができる。この方法を使用すると、設計プロセス全体を注意深く調べることができます。設計の初期レジスタレベルの設計過程で、エンジニアは注意深く計画し、基礎計画と電力分析を通じて信号クロストークを最小限に抑えることができる。設計の一部に開発された非同期クロックドライバは、電源ネットワーク上のノイズとIR降下を低減しながら、チップ全体の同時スイッチング電力サージを低減します。

残念なことに、既存のビジネスソフトウェアツールの次世代製品設計における応用価値は非常に限られています。

ほとんどのASICメーカーには独自の社内ツール開発チームがありますが、これらの開発部門の主な仕事は、独自のツールを完全なプロセスに統合し、これらのツールのために自動化された操作環境を設計し、これらのツールを自動スクリプトに基づいて実行できるようにすることです。既存のビジネスソフトウェアツールでは設計が抱える問題を解決できないため、近い将来、ASICメーカー内で開発されている設計ツールの数は増え続けることが予想されます。

しかし、ASICベンダーが開発したツールの問題は、これらのツールがビジネスソフトウェアツールよりも多くのサポートとトレーニングを必要としていることです。ASICベンダーのツール開発者は、ツールを使いやすく維持する責任を負っていないからです。彼らは、社内ユーザー（つまり設計エンジニアチーム）が直面するいくつかの重要な問題に迅速なソリューションを提供しようとしているだけです。