PCB技術 - PROTELからALLEGROへの移行チュートリアル

PCB設計のますます複雑化と高速PCB設計への需要増加に伴い、ますます多くのPCBデザイナーと設計チームがCadenceの設計プラットフォームとツールを選択している。しかし、ProtelデータからCadenceデータへの直接的な変換ツールがないため、既存のProtelプラットフォームベースの設計データをCadenceプラットフォームに変換する方法は、長期にわたって設計者がプラットフォームの変換期に直面してきた問題である。

長期的に実際的な基礎の上で、既存のツールの特徴を結合して、Protel原理図とPCBをCadenceプラットフォームに変換する方法を提案した。

1.使用するツール

a） Protel DXP SP2

b）Cadence Design Systems、株式会社キャプチャーCIS

c）Cadence設計システム、株式会社Orcadレイアウト

d）Cadence Design Systems、株式会社レイアウト

e）Cadence Design Systems、株式会社アレグロ

f）Cadence Design Systems、株式会社Spectra

2.Cadence Design Systems、株式会社キャプチャーCISのProtelイメージ

Protel DXP SP 2の新機能を使用して、Protel原理図の変換を実現することができます。この機能により、Protelの原理図を直接Capture CISに変換することができます。

ここでは、実践的にまとめられたいくつかの注意事項だけを提案します。

1）Protel DXPがCapture DSNファイルを出力する場合、パケット情報は出力されません。Captureでは、すべてのコンポーネントのPCB FootprintプロパティがNULLであることを確認します。これは、変換プロセス全体で最も時間がかかる作業であるパッケージ情報をコンポーネントに手動で追加する必要があります。パッケージ情報を追加する場合は、パッケージとProtel PCB設計の一貫性を維持し、Cadenceによるパッケージ名の制限に注意してください。たとえば、ProtelのAXIAL 0.4としてカプセル化された抵抗は、後述するカプセル化ライブラリの変換でAXIAL 04に変更されます。これは、Cadenceがパッケージ名に「.別の例は、ProtelにDB 9 RAF/Fとしてカプセル化されたDB 9コネクタであり、DB 9 RAFに変更されます。したがって、Captureでパッケージ情報をコンポーネントに追加する場合は、これらの名前変更を考慮する必要があります。

2）一部のデバイスの隠しピンまたはピン番号は変換中に失われるため、ライブラリ編集方法を使用してCaptureに追加する必要があります。一般に、ピン番号を失いやすいデバイスは、抵抗器やキャパシタなどのディスクリートデバイスです。

3）階層設計では、モジュール間で接続されたバスはCaptureに名前を付ける必要があります。このようなバスがProtelの親設計に名前が付けられている場合でも、接続を確実にするためにCaptureに再作成する必要があります。

4）包装に複数の部品が含まれている機器については、ラベル番号を変更することに注意してください。例えば、Protelの2つのドアを使用する74 ls 00で、位置番号はU 8 A、U 8 Bです。これらの情報は変換中に失われ、再追加する必要があります。

基本的には以上の点に注目して、Protel DXPの助けを得て、Protel原理図をCaptureに変換することができます。さらに普及させ、これは既存のProtel原理図シンボルライブラリをCaptureに変換する方法も提供している。

3.Protelパッケージライブラリ変換

長期にわたってProtelを使用したPCB設計では、実践的にテストされた膨大なProtelパッケージライブラリを蓄積していきます。設計プラットフォームが変化した場合、このライブラリをどのように保持するかは常に頭の痛い問題です。ここでは、Orcad Layoutと無料のCadenceツールLayout 2 allegroを使用して作業を完了します。

1）PCBをProtel内の空のPCBにカプセル化し、Protel PCB 2.8 ASCII形式でPCBファイルを出力する、

2）Orcad Layoutを使用してこのProtel PCB 2.8 ASCIIファイルをインポートする、

3）Layout 2 allegroを使用して生成されたLayout MAXファイルをAllegro BRDファイルに変換する、

4）次に、AllegroのExport関数を使用してパックライブラリとpadライブラリを出力し、ProtelパックライブラリとAllegro間の変換を完了しました。

4.AllegroへのProtel PCBの変換

前の2つのステップに基づいて、Protel PCBをAllegroに変換することができます。この変換プロセスは、より正確には設計再生プロセスである。AllegroでProtel PCBのレイアウトと配線をコピーします。

1）Captureが第2ステップで生成したAllegroフォーマットのネットテーブルをAllegro BRDに渡して、私たちのコピー作業の起点として、

2）まず、デバイスレイアウトを再現したい。完全なデバイス位置、回転角度、配置レイヤ情報を含む配置ファイルと選択ファイルをProtelに出力します。簡単な手動修正でAllegroのPlacementファイルに変換できます。AllegroにこのPlacementファイルを導入すれば、レイアウトを得ることができます。

3）配線情報を復元するには、Spectraをブリッジとして使用する必要があります。まず、配線情報を含むSpectra DSNファイルをProtelからエクスポートします。このDSNファイルについては、次の2点に注意してください。

4）Protelのレイヤー名はAllegroのレイヤー名とは異なります。テキストエディタを使用して適切な修正を行うことに注意してください。例えば、ProtelのトップとボトムはToplayerとBottomlayerであり、Allegroではトップとbottomと呼ばれていたが、

5）Spectraにおけるビアの定義を確認し、Allegroのルールに追加してください。allegroではSpectraから配線情報を出力するためのビアを定義します。セッション、ワイヤ、ルーティングファイルを使用できます。ルーティングファイルを使用して、配線情報をレイアウトのAllegro PCBにインポートし、複製することをお勧めします。PCBからAllegro BRDへのProtel変換を完了しました。

AllegroへのProtelの変換方法

今日のIT業界の急速な発展に伴い、ハードウェアデバイスに対する要求が高まっています。ハードウェア設計者は、高速高密度PCBをどのように設計するかという問題に直面している。労働者が自分の仕事をうまくやるには、まず刀を研がなければならないと言われている。これは、ローエンドPCB設計ツールを放棄し、Cadenceなどが提供する高性能PCB EDAソフトウェアを選択するデザイナーが増えている理由です。

しかし、このような変化は避けられない。初期の接触と使用のため、Protelは中国で多くのユーザーがいます。Cadence高速PCBソリューションを選択すると、Protel設計をCadence PCB設計ソフトウェアに移植する方法に直面しています。

この過程で遭遇した問題は大きく2種類に分けることができる：1つは設計が複雑ではなく、設計者はCadence CCTの強大な自動配線機能を利用して配線作業を完成したいだけである、もう1つは設計が複雑で、設計者は信号対雑音比分析ツールによって信号対雑音比の設計、ネットワークの配線トポロジの設定などのタスクをシミュレートする必要がある。

最初のケースでは、変換作業は比較的簡単で、ProtelまたはCadenceが提供するProtelからCCTへの変換ツールを使用して行うことができます。2つ目のケースでは、作業が比較的複雑なため、この変換方法を簡単に説明します。

Cadence信号対雑音比解析ツールの解析対象はCadence Allegroのbrdファイルであり、Allegroはその要件を満たすサードパーティのネットワークテーブルを読み取ることができる。Protelが出力するTelexisフォーマットのネットテーブルは、Allegroのサードパーティのネットテーブルに対する要件を満たすため、ProtelファイルをAllegroにインポートすることができます。

ここでは読者の注意が必要な点が2つあります。まず、Allegroサードパーティのネットワーキングテーブルは、$PACKAGE部分で"."を使用することを許可していません。次に、ProtelではバスをBasName［0：N］、バス中の信号をBasName［x］と表現します。Allegroサードパーティネットテーブルにおけるバス中の信号はBas NameXとして表される。読者は、Protel出力のTelexisネットワークテーブルを直接修正することで、これらの問題を解決することができます。

Allegroはサードパーティ製のネットワークテーブルを注入する際に、各タイプのデバイスのデバイス記述ファイルdevice.txtファイルも必要です。フォーマットは次のとおりです。

パッケージ：パッケージタイプ

クラスくらす:クラスタイプくらすたいぷ

Pincount：総針数

固定：。。。

よく使われるアイテムは、PACKAGE、CLASS、PINCOUNTです。PACKAGEはデバイスのパッケージを記述しますが、AllegroはネットワークテーブルのPACKAGEプロジェクトを使用し、ネットワークテーブルに注入する際にデバイス記述ファイルのアイテムを無視します。CLASSは、信号対雑音比解析のためのデバイスタイプを決定する。CadenceはデバイスをIC、IO、DISCRETEの3つに分類します。PINCOUNTはデバイスのピン数を表します。ほとんどのデバイスでは、Device.txtファイルにこの3つを含めるだけで十分です。

サードパーティ製のネットワークテーブルとデバイス記述ファイルを使用すると、Protelの原理図設計をネットワークテーブルとしてCadence PCB設計ソフトウェアに置き換えることができます。その後、設計者はCadence PCBソフトウェアを使用して高速で高密度なPCBを設計することができる。この強力な機能により、独自の設計が完了します。

ファイル*fp 1、*fp 2、

：：AfxMessageBox（「こんにちは」）、

fp1=fopen（“pick.txt”，“rt”）；

if（fp 1==NULL）：AfxMessageBox（「ファイルを開けません！！」）、

fp2=fopen（“place.txt”，“wt”）；

if（fp 2==NULL）：AfxMessageBox（「ファイルを作成できません！！」）、

char参考文献［5］、パターン［5］、

浮動midx、midy、refx、refy、padx、pady、回転;

char tb[1]；

char tmp='“'；

fprintf（fp 2、“%sn”、“#クイックボードスクリプト”）、

fprintf（fp 2、「%sn」、「バージョン13.6」）、

fprintf（fp 2、「%sn」、「位置参照」）、

while（！feof（fp1））{

fscanf（fp 1、「%s」、参考文献）、

fscanf（fp 1、「%s」、モード）、

fscanf（fp1，“%s”，tb）；

fprintf（fp2，“fillin%c%s%cn”，tmp，refdes，tmp）；

if（回転！=0）{

fprintf（fp2，“rotaten”）；

fprintf（fp 2、「iangle%fn」、回転）、

};

char yy=tb[0]；

if（yy！='T'）fprintf（fp2，“pop-mirrorn”）；

fprintf（fp2，“pick%f%f n”，padx，pady）；

fprintf（fp 2、「次のn」）、

};

fprintf（fp 2、「完了」）、

fclose（fp1）；

fclose（fp2）；

以上、ProtelからAllegroへの変換方法を簡単に紹介しましたが、読者のデザイン作業に役立つことを願っています。