精密PCB製造、高周波PCB、高速PCB、標準PCB、多層PCB、およびPCBアセンブリ。
に 高速PCB 設計と配線, ライン長マッチングは一般的に. この時に, 制約ルールを設定し、これらの規則を様々なネットグループに割り当てる必要がある. 以下は、これらの制約を設定する特定のステップを説明するための例としてDDRを取る.
PCB設計と配線要件
DDRクロック：線幅10ミル、内部間隔5ミル、外部間隔30ミル。差動PCB設計と配線が必要であり、差動ペア配線エラーを正確に整合させなければならない
DDRアドレス、チップセレクトおよび他の制御線：線幅5 mil、内部の間隔15 mil、外部の間隔20ミルは、DDRCLK線より長い1000 - 2500 milでありえるデイジーチェーントポロジーにおいて、なければならなくて、より短くてはならない
DDRデータ線、DDRDQS、DDRDM線：線幅5 mil、内部の間隔15ミル、外部の間隔20ミル、PCBの同じ層の上で設計して、発送するのがベストです。データ線とクロックラインとの線長差は50 mil以内に制御される。
2. 上記の要件により, 異なる制約を設定する PCB設計 アレグロ
線幅(物理的)については、3つの制約だけを設定する必要があります
上記の制約を設定した後、これらの制約をネットに追加できます。をクリックします。次に、右のコントロールパネルでクリックします。
ポップアップダイアログボックス
CKN 0とCKP 0を見つけて、Applyをクリックしてください
左側のリストにNetRange PhysicalRank型を選択し、右側のスペースにDDRSense - CLKを入力し、ポップアップをクリックしてください
すなわち、2つのネットはNetRange PhysicalRange型属性を追加しました、そして、値はDDRank - CLKです。
同様に、DDRデータ・ラインのNetRound PhysicalRockタイプ、データストローブ線とデータシールド線をDDRHARDデータに設定することができます、そしてDDRIGR ADDRにDDRアドレス線、チップ選択線、および他の制御線のNetRound PhysicalRangeタイプ。
上記のステップが完了したあと、セットされた制約はこれらのネットグループに割り当てられなければなりません。
をクリックします。
ポップアップダイアログボックス
別の信号グループのための独自の物理的な制約を選択します
誰かが, なぜArea 0とArea 1があるのか? これは、これらの制約はいくつかの場所で達成することは不可能ですので. 例えば, BGAパッケージのCPUで, リードが出ると, 線間隔は30には届かない, 20または10マイルも. これらの場所で, あなたがこの制約に従うならば, を排除するのは不可能です PCBのDRC. この時に, 解決策は、これらの場所を部屋として分類することです, and then add the room attribute to it (that is, 部屋の名前0, 1, etc.). これらの部屋, set appropriate constraints (ibid.).
ライン間隔に関しては、グループ内の間隔とグループ外の間隔に分けられるので、合計6つの制約があります。
内部は、ddrrest clktleアウター、棘の棘の棘がある。
これらの6つの制約のために線と線を線に設定し、それぞれの要件に従って設定します。
残りのステップは物理的な設定と同じです。しかし、このとき割り当てテーブルは次のようになる。
以上がPCB設計のためのアレグロ制約ルールの設定手順に関する詳細な内容です。
