PCB技術 - 高速FPGAに基づくPCB設計技術

If 高速PCB デザインは、回路図のノードを接続し、コンピュータのモニタ上で見ることができるように美しいことができます, それは素晴らしいことでしょう. しかし, 設計者がPCB設計に新しくない限り, または、非常に幸運です, 実際のPCB設計は、通常、彼らが従事している回路設計ほど容易ではない. デザインが正常に動作する前に, PCBデザイナーは多くの新しい挑戦に直面している. これは 高速PCB 設計設計ルールと設計指針は発展を続ける. もし幸運なら, 彼らは成功した解決策を形成する.

PCBの大部分は回路基板の入出力を構成するPCBデバイスと各種データ伝送規格の動作原理と相互影響に熟練した回路設計者である。プリント配線銅線への転換後のプロレイアウト設計者の相互協力の結果通常、それは最終的な回路基板の成功または失敗に責任がある回路設計者です。しかし、回路設計者が優れたレイアウト技術を知っているほど、主要な問題を避ける機会が増える。

デザインが高密度FPGAを含むならば、よく設計された回路図の前に置かれる多くの挑戦がありそうです。何百もの入力と出力ポート、500 MHz以上の動作周波数（いくつかのデザインでより高いかもしれません）と半分のミリメートルと同じくらい小さいはんだボールピッチを含むこと、すべてが設計単位の間の望ましくない干渉を引き起こすでしょう。相互影響。

同時スイッチングノイズ

高速データ線のリンギングおよびクロストークを解決するために、差動信号への切り替えは良い第1ステップである。差動対の1つのラインはシンク端であり、他方はソース電流を供給するので、基本的に誘導効果を除去することができる。データを伝送するために差動対を使用する場合、電流が局所的に残っているので、リターンパス内の誘導電流によって生成される「バウンス」ノイズを低減するのに役立つ。数百MHzまでまたは数GHzまでの無線周波数のために、信号理論はインピーダンスがマッチするとき、最大の信号力が伝送されることができることを示します。伝送線がうまく合わないとき、反射は起こります、そして、信号の一部だけは送付者から受信装置まで送られます、一方、他の部品は送付者とレシーバーの間で前後にバウンスします。PCB上の差動信号実装の品質は、インピーダンス整合（及び他の態様）に大きな影響を及ぼす。

差動トレースデザイン

Differential trace デザイン 制御インピーダンスを有するPCBの原理に基づく. モデルは、同軸ケーブルのようなものです. 制御インピーダンスを有するPCB, 金属平面層は遮蔽層として使用することができる, 絶縁体はFR 4積層体である, and the conductors are signal trace pairs (see Figure 1). FR 4の平均誘電率は4の間である.2と4.5. 製造ミスがないので, 銅線のオーバーエッチングにつながる, 最終的にインピーダンス誤差が生じる. インピーダンスを計算する最も正確な方法 PCBトレース is to use a field analysis program (usually two-dimensional, sometimes three-dimensional), バッチ内のPCB全体のMaxwell方程式を直接解く有限要素の使用を必要とする. ソフトウェアはトレース間隔に基づくEMI効果を解析できる, 線幅, 線厚, 絶縁層の高さ.

デカップリングおよびバイパスコンデンサ

実際のPCB性能が期待を満たすかどうかを決定する別の重要な局面は、デカップリングおよびバイパスコンデンサを追加することによって制御される必要がある。デカップリングコンデンサを追加することは、PCBの電源と接地面との間のインダクタンスを低減し、PCB上の信号及びICのインピーダンスを制御するのを助ける。バイパスコンデンサは、FPGA（充電バンクを提供する）のためのクリーンな電源を提供するのを助ける。伝統的なルールは、PCB配線が便利であるときに、デカップリングコンデンサを配置し、FPGAパワーピンの数がデカップリングコンデンサの数を決定することである。しかし，fpgaの超高速スイッチング速度はこのステレオタイプを完全に破った。

典型的なFPGAボード設計において、電源に最も近いコンデンサは、負荷電流変化の周波数補償を提供する。低周波数フィルタリングを提供し、電源電圧が低下するのを防止するために、大きなデカップリングコンデンサが使用される。電圧降下は、設計回路が起動されるときの電圧調整器の応答の遅れによる。そのような大きなコンデンサは、通常、低い周波数応答を有する電解コンデンサであり、その周波数応答は、DCから数百kHzまで及ぶ。

各FPGAの出力変更は、エネルギーを必要とする信号線の充電および放電を必要とする。バイパスコンデンサの機能は、広い周波数範囲で局所的なエネルギー貯蔵を提供することである。加えて、高周波過渡電流のために高速電流を提供するために、小さい直列インダクタンスを有する小さいコンデンサは、必要である。遅い応答を伴う大きなコンデンサは、高周波コンデンサのエネルギーが消費されたあと、電流を供給し続けます。

一般に、デカップリングコンデンサの配線は、ビア内の垂直距離を含め、全く短くなければならない。わずかに増加してもワイヤのインダクタンスが増加し、デカップリングの効果が低下する。

その他の技術

信号速度が増加するにつれて、回路基板上のデータを容易に伝送することがますます困難になる。他のいくつかの技術を用いて、PCBの性能をさらに向上させることができる。

最初で最も明白な方法は単純な装置レイアウトです。それは最も重要な接続のための最短で最も直接的な経路を設計するために常識的に理解します。以来、最も簡単な戦略は、なぜボード上の信号を調整する気に最高の結果を得ることができますか？

ほとんど単純な方法は信号線の幅を考慮することである。データレートが622 MHz以上になると、信号伝導の表皮効果が顕著になる。距離が長いとき、PCB（例えば、4または5マイル）の非常に薄い跡は信号に大きな減衰を形成するでしょう。そして、設計された減衰なしで低域フィルタのように、その減衰は周波数が増加して、増加することによって変化します。バックプレーンが長いほど、周波数が高くなり、信号線の幅が広くなる。20インチより長いバックプレーン跡のために、線幅は、10または12マイルに達しなければなりません。

通常、ボード上の最も重要な信号は、クロック信号である。クロックラインが長すぎるか、不十分に設計されるとき、特に速度が増加するとき、それはジッターを拡大して、下流に相殺されます。VIAがインピーダンス変化と反射を増加させるので、あなたはクロックを伝送するために複数の層を使用しないで、そして、クロック線でビアを持たないべきです。内側層がクロックをレイアウトするために使用されなければならないならば、上下の層は遅延を減らすために接地面を使用するべきです。設計がFPGA PLLを使用するとき、パワープレーン上のノイズはPLLジッタを増加させる。これが重要であるならば、あなたはPLLのために「パワーアイランド」をつくることができます。この島は、デジタル電源からPLLアナログ電源を絶縁するために金属面により厚いエッチングを使用することができる。

最後に、最良の方法の1つはFPGA製造者が提供する参照ボードを参照することである。ほとんどのメーカーは、リファレンスボードのソースレイアウト情報を提供しますが、特別なアプリケーションは、個人情報の問題のために必要があります。これらの回路基板は通常、標準的な高速I／Oインターフェースを含んでいる。なぜなら、FPGA製造者は、それらのデバイスを特性化し、認証するときにこれらのインターフェースを使用する必要があるからである。しかしながら、これらの回路基板は、通常、複数の目的のために設計され、特定の設計要件に正確に適合しない場合があることを留意しておく。それでも、彼らはまだ解決策を作成するための出発点として使用することができます

本稿要旨

もちろん, この記事はいくつかの基本概念についてのみ話す. ここでカバーされるトピックのいずれかを全体の本の長さで議論することができます. キーは、目標は何時間と労力の多くを投資する前に PCBレイアウト design. レイアウト設計が完了すると, 再設計は多くの時間と金を消費する, トレース幅を少し調整しても. 当てにならない PCBレイアウト エンジニアは、実際のニーズを満たす設計をする. 回路図デザイナーは常にガイダンスを提供しなければならない, スマート選択, そして、解決策の成功の責任を取る.