PCB技術 - PCB単一チップシステム（SOC）の設計と処理

VLSIプロセス技術の開発,チップスケール 大きくなってきている, 何百万 ゲートレベル回路 チップ上に統合できる. 様々な互換性のあるプロセス技術の開発は、同じチップ上に異なる種類のデバイスを集積化することができる. システムインテグレーションのための幅広い技術的アプローチを開く. 本当に システムレベルのチップ 積分, 完全な単一チップデジタルシステムを作るために、同じチップ上にいくつかのデジタル論理回路を複雑な機能で配置するだけではない, チップ上の他のタイプの電子機能デバイスも含む., アナログデバイスや専用メモリなど, いくつかのアプリケーションを拡張することがあります, 無線周波数デバイスを含む MEMS. 通常、システムレベルのチップは、少なくとも1つのチップ上にデジタルシステムおよびアナログ電子デバイスを含むべきである.

専用のシステムが必要です。したがって，soc設計の発展は将来の集積回路設計産業で重要な役割を果たす。システムレベルチップの特性に基づいたシングルチップシステムに必要な設計手法と処理方法について論じた。シングルチップシステムレベルのチップ設計は、速度、消費電力およびコストに関してマルチチップシステムに比べて、より大きな利点を有する。さらに，電子システムの特異性は異なる応用を有する。

システムオンチップの特徴

システムレベルのチップは完全な電子システムの集積化を実現する単一チップである。

1大規模複雑構造

そして、回路構成はまた、MPUSRA MDRA MEPROMフラッシュメモリ、ADCDA Cおよび他のアナログおよびラジオ周波数回路を含む。市場への時間を短縮するために、何百万ものゲートまたは何百万ものコンポーネントが設計されます。設計開始点は通常のASICよりも高くする必要があり、基本的な論理と回路単位を基本単位として信頼することはできないが、知的財産IPと呼ばれる大きな要素やモジュールを用いることができる。検証方法では，ディジタル・アナログ回路を組み合わせた混合信号検証方式を採用する。各モジュール，特にipを有効にテストするためには，テスト容易性を設計する必要がある。

2 .高速かつ緊密なタイミング関係。

これは、数百メガバイトまでのシステムクロック周波数やモジュール内の間の複雑なタイミング関係などの多くの問題をもたらします。タイミング検証、低電力設計、信号の完全性、電磁干渉、信号クロストークなどの高周波効果など。

ディープサブミクロンの場合，ゲート遅延に比べてトレース遅延は不可欠となり，ディープサブミクロンプロセス技術はシステムレベルチップでほとんど使用されている。そして、主要な要因になります。加えて、システムレベルのチップの複雑なタイミング関係は、回路のタイミング整合の困難さを増加させる。ディープサブミクロンプロセスの非常に小さな線対線モーメントおよび層間隔は、ラインと層との間の信号結合を強化する。非常に高いシステム動作周波数に加えて、電磁干渉および信号クロストークが悪化し、設計検証を困難にする。

SoC設計技術

1再利用

チップから何百万ものゲートのスケールでシステムを設計することはできません。より高いレベルでデザインを構築するには。ip多重化技術を使用する必要がある。このようにすれば、設計は迅速に完了でき、設計の成功を確実にし、低価格のSoCを市場需要に合わせることができる。

将来の設計と利用のために。コアコアは通常3種類に分けられる。設計再利用はコアコア（core）に基づいており，様々な検証されたスーパーマクロセルモジュール回路をコアコアにする。一つはハードコアと呼ばれ、特定のプロセスに接続される。システムの物理的レイアウトは，膜試験により検証した。これは、特定の機能モジュールとして、新しいデザインで直接呼び出すことができます。第二は、ハードウェア記述言語やC言語で記述されたソフトコアであり、機能シミュレーションに用いられる。第3はソリッドコア（ファームコアソフトコア）であり，レイアウト計画の総合ソフトコアに基づいて開発されている。現在、設計再利用法は、RTLレベル記述を論理包括的最適化のための特定の標準セルライブラリと結合し、ゲートレベルのネットリストを形成し、最終的にレイアウトツールを介して設計によって要求されるハードコアを形成する。このソフトRTL合成法は、いくつかの設計柔軟性を提供し、特定の応用と組み合わせることができ、適切に修正された説明を行い、特定のアプリケーション要件を満たすために再検証することができる。加えて、プロセス技術の開発に伴い、新しいライブラリは、再合成、最適化、場所、およびルートを再利用するために使用することができ、新しいプロセス条件の下でハードコアを得るために再確認します。この方法は設計再利用と伝統的モジュール設計法を達成するために用いられる。効率は2〜3倍増加できる。したがって，0 . 35 umプロセス以前の設計再利用は，このrtlソフトコア合成法によりほとんど実現されている。

ディープサブミクロンDSMは、システムのオンチップをより大きく、より複雑にします。この包括的な方法は、プロセス技術の開発とともに、新しい問題に遭遇します。プロセスが0.18μm以下のサイズになるにつれて、ゲート遅延が正確に相互接続遅延であることを処理する必要はありませんsは非常に厳しいので，設計と再利用の目的を達成するためにソフトrtl合成法を使用することは困難である。コアコア設計に基づくシステムオンチップは，回路設計からシステム設計への設計方法をシフトさせる。デザインの焦点は、今日の論理合成、ゲートレベルの配置とルーティング、ポストシミュレーションからシステムレベルシミュレーション、ソフトウェア、ハードウェアの共同シミュレーション、およびいくつかのコアを組み合わせた物理設計からシフトされます。デザイン産業を分極化するために、1つは、高性能で高い複雑な専用システムを設計するためにIPを使用して、システムに向けられることです。もう一つはDSMの下でコアを設計して、DSMコアのパフォーマンスをよりよくてより信頼できるようにするために物理層設計に入ります。メットテスト.

2 .低電力設計

ワット数やワット数百ワットの電力消費もあります。巨大な消費電力はパッケージや信頼性に問題をもたらす。システムオンチップは100万ゲート以上の集積により数百メガバイトのクロック周波数で動作する。したがって、消費電力を低減する設計は、システムレベルのチップ設計の必然的要件である。設計では，チップの消費電力を多くの観点から低減し始める必要がある。

動作電圧を下げることは、1つの態様、システム設計態様である。しかし、動作電圧が低すぎるとシステム性能に影響を及ぼす。より成熟した方法はアイドルモード（アイドルモードと低消費電力モード）を使用することです。タスクがない場合、システムは、低電圧および低クロック周波数を有する待機状態または低消費電力モードにある。プログラマブル電源の使用は、高性能および低消費電力を得ることである。エネルギー消費の効果的方法

相補的な回路構成が各々のゲート入力で一対のpNMOSトランジスタを有するので、従来の相補型回路構成は回路構成構成の中でできるだけ少なく使われる。大きな容量性負荷が形成される。CMOS回路が動作しているとき、負荷容量スイッチの充放電の消費電力は、総電力消費の70 %以上を占めている。このため、低負荷容量の回路構造群においては、ディープサブミクロンの回路構成がほとんど選択されている。スイッチロジック、ドミノロジック、NPロジックなどの状態は、速度と消費電力を最適化しました。

数百メガバイトの周波数を持つシステムは、何百ものメガバイトの周波数、および低電力論理設計で、どこでも働くことができない。速度が高くないか、駆動能力が大きくない回路のそれらの部分のために、低消費電力ゲートは、系の電力消費を減らすために用いることができる。このため、論理合成に低消費電力最適化設計を加え、回路の動作速度に合わせて低消費電力の単位回路をできるだけ使用する。

ほとんど全てのMOS出力回路は、一対の相補PおよびNMOS管を使用して、低電力回路設計技術を使用する。スイッチングプロセスの間、2つのデバイスは同時にオンにされる。システムレベルのチップには多くの脚があり，回路周波数は高い。この現象はさらに深刻です。したがって、回路設計においては、この問題をできるだけ回避すべきである。消費電力を減らすように見えます。

試験容易設計技術

コアはチップに深く埋もれている。システムレベルのチップは、コアおよびユーザ定義ロジック（UDL）を統合する。コアは事前にテストすることはできません。これは、システムレベルのチップを製造した後、システムレベルのチップの一部として使用することができます。チップとチップのテスト。したがって、システムレベルのチップテストには多くの困難がある。まず第一に、コアは誰か他の人を選択します。コアのデザイナーは、コアの理解を持っていない可能性があります知識とコアをテストする能力を持っていません。コアはチップに深く埋設され、統合コアテストは単一の独立コアをテストする方法によって処理することはできない。コアおよび周辺テストリソースは、特定の回路モジュールのアクセスによってのみ接続することができます。

コアのI / O端を直接チップのリードアウト端に接続してください。または、コアI／O端子およびチップリード端子は、マルチプレクサによって共有される。この方法はチップが使用可能なチップまたはチップにクランプされたコアが少ないチップに使用されることが多い。並列直接アクセスの利点は，独立したコアテスト法を直接チップ上のクランプコアをテストすることができることである。

このメソッドは、コアの2つのシリアルスキャンリンクエントリメソッドをスキャンチェーンを設定することです。コアの全てのI／Oは、間接的に周辺に接続することができる。スキャンチェーンを通じてテストパターンをテストポイントに送信でき、テスト応答結果も送信することができる。バウンダリスキャン技術は、特定のアクセス方法です。シリアル走査方式の利点は、リードアウトポートを節約することである。3機能テスト組織へのアクセスは、このメソッドは、テストパターンを生成または普及するために、コアの周りのロジックモジュールにアクセスすることです。オンチップセルフテストはその一つである。テスト資源へのオンチップアクセスは特定のコアをテストするために使用される。セルフテストは周辺アクセスモジュールの複雑さを減らし、単純なテストインターフェースだけが必要である。このメソッドは、ほとんどのメモリテストに使用でき、セルフテストロジックとメモリコアは一緒に設計されています。

各コアが正しいことを確認します。クロス・コア・テストは、周囲の論理回路を通して実行されるべきである。完全なシステムレベルのチップテストは、コアコア内部テストを含める必要があります。ユーザ定義論理回路のテストと同様に。チップ設計中の試験容易化設計の課題は，試験装置とシステムレベル回路をテストし，dft試験回路を介して統一機構に接続することである。各コアのアクセス経路は、マルチプレクサを介してチップの主I／O端に接続され、テストアクセスパスは、チップバスに接続されてもよく、また、制御され、観察される必要があるテストポイントは、スキャンチェーンに接続することができる。テストデバイスによって制御できる統一された全体を形成します。

4ディープサブミクロンSoCの物理合成

遅延は物理的レイアウトに依存する。したがって、従来のトップダウン設計方法は物理レイアウトを完了した後の遅延を知っているだけです。この時、タイミングエラーが発見されると、主遅延率はディープサブミクロン時間による相互接続遅延である。フロントエンドに戻る必要がありますフロントエンドのデザインや再レイアウトを変更すると、再合成への配置とルーティングからこの種の繰り返し設計は、タイミングゴールを達成するために何度も実行する必要があります。機能の大きさが小さくなると、配線の影響が大きくなる。論理合成と分離配置とルーティングの従来の設計法は設計要件を満たすことができなくなった。論理合成とレイアウトはより密接にリンクされなければなりません、そして、設計者が同時に高レベルの機能問題、構造的な問題と低レベルのレイアウト問題を考慮するのを可能にするために、物理的合成方法は使用されます。物理的合成プロセスは3段階に分けられる。最初の計画段階では、最初の初期レイアウトを完了し、チップ上にRTLモジュールを配置し、I / Oレイアウトと電力線計画を完了します。回路タイミング解析と配線混雑度解析により，設計者は回路モジュールを再分割できる。最上位配線を通じてモジュール間の配線を行う。そして、寄生パラメータを抽出して、正確なワイヤーネットワークモデルを生成して、各RTLモジュールのタイミング制約を決定して、包括的な制約を形成してください。

次に、RTLモジュールのより正確な説明を取得する簡単なレイアウトを実行します。そして、この説明に基づいて、トップレベル配線とピン位置のレイアウトが微調整される。最後に，各rtlモジュールのライン負荷モデルと各モジュールの正確な包括的制約を求めた。rtl計画段階はrtlモジュールの面積とタイミングをより正確に推定することである。すぐにRTL推定器を介してゲートレベルのネットリストを生き残る。ゲートレベルのネットリストを完成し、ゲートレベルの計画は、各RTLレベルモジュールを個別に包括的に最適化することである。最後に、場所とルート。RTLモジュールとチップ全体のクロックツリーを合成します。また、タイミングとライン輻輳解析を行い、問題が見つかった場合は、ローカルな変更を行うことができます。物理合成プロセスはフロントエンド論理合成と密接に接続され、配置とルーティングに基づいて論理合成が行われるので、遅延モデルは正確であり、設計反復は少ない。

設計検証技術

回路規模が大きくなればなるほど、システムが複雑になり、検証時間が長くなる。現在，異なるデザイン分野や設計対象に適したcadツールが市販されている。しかし、これらのツールがシステムレベルのチップ設計を検証するために使用される場合、それは結合される必要がある。設計検証は設計作業の非常に重要な部分である。と同じ環境で統合。

ほとんどのシミュレーションツールはspiceから導出され，アナログ回路シミュレーションはトランジスタレベルモデルを必要とする。回路方程式を解く必要があるため、回路が複雑になり、シミュレーション時間が長くなる。並列計算は数値計算に使用し，シミュレーションにはモデルを使用し，シミュレーション速度を大幅に増加させ，数十万個のデバイス回路とコアをシミュレートできる。しかし、何百万ものゲートのスケールでSOC全体をシミュレートするのはまだ困難です。一方、ディープサブミクロンシステムレベルのチップラインネットワーク遅延は、ゲート遅延を超え、動作周波数は数百メガバイトである。信号と信号の整合性解析の干渉も必要である。トランジスタレベルシミュレーションにより決定できる。ディジタル信号シミュレーションは論理モデルを必要とし，シミュレーション速度は速く，スケールは大きい。この観点から、物理設計後、各モジュールのトランジスタおよび配線パラメータを抽出し、モジュールレベル検証を最初に行う。本研究では，soc設計における検証問題を解決するために，複数の異なるモデルをサポートするシミュレータを用いたシミュレーションを行った。

ほとんどすべてのマイクロプロセッサと専用のソフトウェアとハードウェアが使用されます。ハードウェアとソフトウェアは密接に関連します、しかし、システムが作られる前に、それはシステムレベル・チップにあります。ソフトウェアとハードウェアの相互作用は、通常、いくつかの設計エラーを正確に検出するのが困難であり、明白ではない。この問題を解決するために，ハードウェア／ソフトウェア協調検証技術を採用しなければならない。

3. シリコン加工技術は成功の鍵となる要素である モノリシックシステム設計

また、使用する処理技術を決定する必要がある. 各種ASICのCMOSディジタル論理処理能力 メーカー あまり違う. システムレベルチップの設計, デザインツールの選択とは別に, 細胞ライブラリーとコア. モノリシックシステムインテグレーション, レイは言った, 必要に応じて他の特殊モジュールを追加しなければならない, これは追加のマスクプロセスステップを必要とする. 例えば, SRA Mは二つのマスクを追加する必要がある, フラッシュメモリ用, それは5マスクを追加する必要があります, アナログ回路, 金属金属コンデンサのために少なくとも2 - 3のマスクを加える必要があります, 多結晶多結晶キャパシタとポリシリコン抵抗器の製造. これらの違いには大きな違いがある メーカー. 設計者は適切な加工メーカを選択するために特別なモジュール要件およびIPコア要件に従わなければならない, プロセスがコアコアインディケータと特別なモジュール要件を満たすことができるように. 混合信号モノリシックシステムを作る場合, あなたは、アナログモジュール処理能力とデジタル/十分なアナログ モノリシックシステム設計 要件.