PCB技術 - 信号完全性の研究：信号上昇時間に注意する

信号の立ち上がり時間は、信号完全性の問題を理解するために非常に重要である。高速PCB設計におけるほとんどの問題はそれに関連しており、十分な重視を与えなければならない。

信号の立ち上がり時間は、信号の低さから高さへの立ち上がりに必要な時間ではなく、その一部です。業界では定義が統一されていません。最も良い方法は、上流チップメーカーの定義に従うことです。結局、これらの巨人には発言権がある。一般的に2つのタイプがあります。1つ目は10-90立ち上がり時間と定義されています。つまり、信号がハイレベルの10%から90%に上昇するのに必要な時間です。もう1つは、信号がハイレベルの20%から80%に上昇するのに必要な時間である20〜80上昇時間である。IBISモデルからは、どちらも使用されていることがわかります。同じ波形では、20〜80の立ち上がり時間は自然に短くなる。

まあ、それを理解すれば十分です。当社の端末アプリケーションでは、正確な数字は重要ではない場合があり、チップメーカーは通常、この値を直接リストしてくれません。もちろん、一部のチップはIBISモデルからこの値を大まかに見積もることができます。残念なことに、各チップにIBISモデルがあるわけではありません。

重要なのは、上昇時間が回路性能に重要な影響を与えるという概念を確立することです。それが一定の範囲未満であれば、非常にぼやけた範囲であっても注意を喚起しなければなりません。この範囲基準を正確に定義する必要はありませんし、実際の意味もありません。現在のチップ加工技術はこの時間を非常に短くし、ps級に達していることを覚えておく必要があります。彼の影響に注目する時です。

信号の立ち上がり時間が減少するにつれて、反射、クロストーク、軌道崩壊、電磁放射と地反発などの問題はさらに深刻になり、騒音問題もさらに解決しにくい。前世代の製品の設計案は、この世代の製品には適さない可能性があります。

スペクトル解析の観点から見ると、信号立ち上がり時間の減少は信号帯域幅の増加、すなわち信号中により多くの高周波成分があることに相当する。これらの高周波素子こそ設計を困難にしている。相互接続回線は伝送路として扱わなければならず、これにより以前にはなかった問題が多く発生します。

したがって、信号の完全性を理解するには、信号の急峻な立ち上がりエッジが信号の完全性問題の元凶であるという概念が必要です。