PCB技術 - 信号完全性研究信号立ち上がり時間に注意を払う

信号の立ち上がり時間は、理解するために非常に重要です シグナル完全性 問題. Most of the 問題 in the high-speed PCB設計 関係あり, それに十分な注意を払わなければならない.

信号立ち上がり時間は、信号がローからハイに上昇するのにかかる時間ではなく、その一部である。その産業の定義はまだ統一されていない。最良の方法は、上流のチップメーカーの定義に従うことです。結局、これらの巨人は話す権利があります。通常、2つのタイプがあります：最初は10 - 90の立上り時間、すなわち、信号が高いレベルの10 %から90 %に上がる時間になると定義されます。もう1つは、20〜80立上がり時間、すなわち、高レベルの20 %から80 %まで上昇する時間である。両方のIBISモデルから見ることができるように使用されます。同じ波形では、20〜80の立上り時間は当然短くなる。

まあ、それを理解するのに十分です。我々のターミナルアプリケーションのために、正確な数は時々非常に重要でありません、そして、チップメーカーは通常我々にこの値をリストしません。もちろん、いくつかのチップは、IBISモデルからこの値を概算することができます。残念ながら、すべてのチップのすべてのIBISモデルを見つけることができます。

重要なことは、そのような概念を確立しなければならないことである。すなわち、立ち上がり時間は回路性能に重要な影響を与え、特定の範囲と同じくらい小さい限り、非常にあいまいな範囲であっても注目を集めなければならない。このスコープ標準を正確に定義する必要はなく、実用的な意味はありません。あなたは、現在のチップ処理技術がこの時間を非常に短くするのを覚えておく必要があります、そして、それはPSレベルに達しました、そして、あなたが彼の影響に注意を払う時間です。

信号立ち上がり時間が減少すると、反射、クロストーク、レール崩壊、電磁放射、グランドバウンス等の問題が深刻となり、ノイズの問題は解決することが困難である。前世代の製品の設計ソリューションは、この世代の製品には適用できない。

スペクトル解析の観点からの信号立ち上がり時間の減少は、信号帯域幅の増加、すなわち信号中のより高い周波数成分があることに相当する。これらの高周波部品は設計を難しくする。相互接続線は伝送線として扱われなければならない。

したがって, 学ぶ シグナル完全性, あなたはこの概念を持っている必要があります：信号の急な立ち上がりエッジは シグナル完全性 problems.