PCB技術 - 高速高密度PCB設計に新たな挑戦

電子製品の複雑性と性能が絶えず向上するにつれて、プリント基板の密度とその関連設備の周波数は絶えず増加して、エンジニアが高速、高密度PCBを設計する時に直面する各種の挑戦も増加している。周知の信号完全性（SI）問題に加えて、高速PCB技術の次のホットスポットは電力完全性（PI）、EMC/EMI、および熱分析であるべきである。

競争が激化するにつれて、メーカーは製品の発表時間にますます大きな圧力をかけている。先進的なEDAツールと最適化された方法とプロセスをどのように使用して、高品質で効率的に設計を完成するかは、システムメーカーと設計エンジニアが直面しなければならない問題となっています。

ホットスポット：信号整合性から電源整合性への移行

高速設計といえば、信号完全性の問題が真っ先に考えられる。信号完全性とは、主に信号線路上の信号伝送の品質を指す。回路内の信号が所望のタイミング、持続時間、電圧振幅で受信チップピンに到達できる場合、回路は良好な信号完全性を有する。信号が正常に応答できない場合、または信号品質がシステムを長期的に安定して動作させることができない場合、信号完全性の問題が発生します。信号の完全性は主に遅延、反射、クロストーク、タイミング、発振などのいくつかの側面に表れている。50 MHzで動作すると、信号完全性の問題が発生し、システムとデバイスの周波数が上昇するにつれて、信号完全性の問題がより顕著になると考えられています。コンポーネントとPCBボードのパラメータ、コンポーネントのPCBボード上のレイアウト、高速信号の配線により、信号の完全性に問題が発生し、システムの動作が不安定になり、正常に動作しないこともあります。

信号完全性技術は数十年の発展を経て、その理論と分析方法はますます成熟してきた。信号完全性の問題については、信号完全性は他の人の問題ではありません。デザインチェーンのすべての一環に関連しています。システム設計エンジニア、ハードウェアエンジニア、PCBエンジニアはそれを考慮しなければならないだけでなく、製造過程でもそれを無視することはできません。信号完全性の問題を解決するには、先進的なシミュレーションツールに頼らなければなりません。

信号完全性に対して、電力完全性は比較的新しい技術であり、高速高密度PCB設計における最大の課題の1つと考えられている。電力完全性とは、高速システムにおいて、PDS電力輸送システムが異なる周波数で異なるインピーダンス特性を有することを意味し、したがってPCB上の電源層と接地層との間の電圧は回路基板上のどこでも異なる。その結果、電源が不連続であり、電源ノイズが発生し、チップが正常に動作しない、また、高周波放射線のため、電源完全性の問題もEMC/EMIの問題をもたらします。電源完全性の問題をうまく解決できない場合は、システムの正常な動作に深刻な影響を与えます。

一般的に、電源完全性の問題は主に2つの方法によって解決されます：回路基板のスタック設計とレイアウトを最適化し、デカップリングキャパシタを追加します。システム周波数が300 ~ 400 MHz未満の場合、デカップリングキャパシタは周波数、フィルタリング、インピーダンス制御を抑制する役割を果たすことができる。適切なデカップリングキャパシタを適切な位置に配置することは、システムの電源整合性の問題を減らすのに役立ちます。しかし、システム周波数が高い場合、デカップリングコンデンサの影響は小さい。この場合、EMC/EMIを抑制しながら、回路基板の層間隔設計やレイアウトを最適化することによって、電源や接地ノイズを低減する（例えば、電力伝送システムの反射問題を低減するために適切にマッチングする）など、電力整合性の問題を解決することができます。

信号整合性と電力整合性の関係については、信号整合性は時間領域概念であり、より理解しやすいが、電力整合性は周波数領域概念であり、信号整合性よりも理解しにくいが、いくつかの点で信号整合性と類似点がある。電力整合性はエンジニアのスキルに対してより高く、高速設計に対して新たな挑戦である。これはプレートレベルだけでなく、チップとパッケージレベルにも関連しています。高速回路基板の設計を行うエンジニアは、信号の完全性を解決した上で電源の完全性を行うことを提案します。".

設計を「ソフト化」するシミュレーション

シミュレーションは、すべての側面を考慮した仮想サンプルのテストです。設計が複雑になるにつれて、エンジニアはすべてのシナリオを実現することはできません。この場合、彼らは実験ではなく高度なシミュレーションを使用して判断するしかありません。

現在のシステム設計では、高速、高密度回路基板による課題に加えて、高速製品リリースの圧力によりシミュレーションがシステム設計に不可欠な手段となっている。設計者は設計段階で先進的なシミュレーションツールを使用して問題を発見し、それによって効率的で高品質にシステム設計を完成することを望んでいる。

従来の回路基板設計では、エンジニアがシミュレーション方法を採用することはめったにありません。さらに、上流のチップメーカーが提供するリファレンス設計と設計ガイド（ホワイトペーパー）を使用して、エンジニアの実際の経験に基づいて設計を行い、設計によって生成されたプロトタイプをテストしてテストし、問題を特定して設計を修正することができます。このプロセスは、問題が基本的に解決されるまで繰り返される。たまにシミュレーションツールを使って設計しても、一部の回路に限られています。回路を変更することは、時間的な遅延を意味します。この遅延は、製品の迅速なリリースの圧力の下では受け入れられません。特に大型システムでは、小さな修正で設計全体を覆す必要がある場合があります。それがメーカーに与えた損失は計り知れない。

製品の品質を保証するのは難しく、開発周期は制御できず、エンジニアの経験に過度に依存している。。。これらの要因により、上述の設計方法はますます複雑になる高速高密度PCB設計による課題に対応することが困難になるため、高度なシミュレーションを使用しなければならない。それを解決するツール。「上流チップメーカーが提供する設計案は彼ら自身のプロトタイプに基づいており、システムメーカーの製品が上流メーカーの製品と完全に同じであることはあり得ない。同時に、1つのチップの設計要求は別のチップと矛盾する可能性がある。設計案を確定するにはモデル化しなければならない」。

ある意味では、シミュレーションはソフトウェアに仮想試作機の機能評価を完了させることであり、これは物理試作機をテストすることでしかできない。これは、より「ソフト」で経済的なソリューションです。

しかし、高速高密度回路基板のシミュレーションは従来のシミュレーションとは異なる。Mentor Graphics技術エンジニアのYulifu氏は、「従来のシミュレーションは原理図に対して行われています。これはインセンティブを追加し、出力を表示して機能が正しいかどうかを判断するだけです。高速シミュレーションは機能が正しい前提に基づいており、設計によって異なります。パフォーマンスは何ですか。原理図だけでなくPCB設計にも使用されています。シミュレーションツールを使用すると、どのシナリオが実際のニーズに近いかを判断し、パフォーマンス要件を満たす上で、どのコストが低いかを判断することができます」と話しています。

計画とシステムコストの間にバランスが見つかりました。Yulifu氏は「シミュレーションツールを使用すると、システムの改善の方向が正しいかどうかを判断することができ、設計のために方向を指定し、最初のボードの成功率を高め、製品をより速く市場に押し上げることができる。しかし、シミュレーション結果とテスト結果がどんなに接近しても、実際のテストシステムに代わることはできない」と述べた。

テストは、すべての真の環境要因を含むシステムパフォーマンスの真の判断です。しかし、シミュレーションは仮想プロトタイプの「テスト」です。特定の条件に対応しています。すべての実際の状況を同時に考慮できるツールはありません。シミュレーションしかし、技術の発展とツールの継続的な改善に伴い、シミュレーション結果と実際のテスト結果の近似度はますます高くなり、設計に対する指導的意義もますます大きくなっているが、同時にエンジニアに対してより高い要求を提出した--ツールはますます使いやすくなっているが、シミュレーション結果の判断と改善方法はエンジニアの技術レベルと理論基礎にかかっている。

現在、高速PCBシミュレーションで最も満足できないのはEMC/EMIである。これは、高速システムでは、実際の環境を効果的にシミュレートするには、ビア効果の影響により、システムを3 Dモデリングする必要があるためです。しかし、PCBのような大型の複雑なシステムでは、3次元モデリングは難しい。于立夫氏によると、現在は主に専門家による検査方式を採用し、国際共通基準に基づき、EMC/EMI問題をPCB上のレイアウトと配線規則に変換している。

また、3次元分析では、AnsoftやApsimなどの企業は、CadenceやMentor Graphicsシステムツールと組み合わせて使用できる専用のツールや方法を提供することができます。

効率的な選択：自動ルーティングと並列設計

原理図設計は「追跡」回路だけでなく、他にも多くの要求がある。回路図設計ツールは、自動配線、機能シミュレーションなどをサポートするために、これらの要件を次のステップに持ち込むことができるはずです。

より効率的な設計パスを見つけ、製品発表の時間的な圧力を解決し、製品を市場に迅速にプッシュするために、自動配線と並列設計技術が誕生しました。

「自動配線技術をうまく利用すれば、描画時間を短縮してPCBの設計効率を2倍以上向上させることができます」しかし、自動配線を実現するには、帯電規則マネージャを使用してシステム設計エンジニアとハードウェア設計エンジニアを統合する必要があります。回路の設計要件はPCBエンジニアに渡されています。

初期のより簡単なシステムでは、ハードウェアエンジニアが設計要件を一つ一つ書き、PCB設計エンジニアにどのようにするかを教えるのが一般的でした。しかし複雑なシステムでは、数千の接続と無数の要件に直面して、ハードウェアエンジニアはこれらのルールを一つ一つ記録することができず、PCB設計エンジニアも一つ一つ検査し、実行することができませんでした。この場合、さまざまな設計要件を管理するために電化ルールマネージャが必要になります。ハードウェアエンジニアとPCB設計エンジニアは、同じルールマネージャに基づいて共同で作業することができます。

自動配線技術については、「ある会社が技術をよく把握していなければ、信号完全性の問題もうまく解決できないので、自動配線を使用しないことをお勧めします。良い規則を定義できなければ、自動配線を正しく運転することができないからです」。どんなに技術が発達しても、コンピュータは人間の脳の行動に完全に取って代わることができないため、100%の自動配線はあり得ない。私たちが前述した自動配線は実際にはインタラクティブな自動配線であり、人の参加が必要である：自動配線の前の規則のいくつかは手を動かしてさらに確定する必要がある、自動ルーティングが完了すると、エンジニアによる検証と修正が必要になります。

従来の比較的低速なシステム設計では、CadenceのOrCADを使用して原理図を描き、MentorのPowerPCBを使用してレイアウトするという経験を持つエンジニアが多いかもしれません。しかし、この方法は高速設計分野にはもはや適していない。「異なるメーカーのツール間でデータを完全に変換することはできません。たとえば、従来のネット表の読み込み方法では、回路図の電気的特性や要件のいくつかをPCB設計に持ち込むことができないため、高速設計には適していません」

自動配線のほか、並列設計も大型システム設計の効率を高める有効な方法である。並列設計は協同設計であり、1つの回路基板をいくつかの部分に分け、何人かが同時に設計を行う。Yulif氏によると、現在のMentor Graphicsツールは並列設計に使用できるようになったという。デザインを1台のマシンに保存すると、別のマシンがすぐに見え、両側の回線が自動的に接続されます。異なる設計間の統合タスクを軽減できます。Yulif氏は、「今年末までに、Mentor Graphicsの全動的並列設計ツールextremePCBが発売される。その際、エンジニアはネットワーク上でCSをプレイするように完全にリアルタイムで並列設計を行うことができる。相手にリアルタイムで見られることで、異なる場所のエンジニア同士の協力を促進することができる」と述べた。並列設計には、良い設計ツールだけでなく、良い方法も必要だ。並列設計では、細すぎたり広すぎたりする必要はありません。2、3人は比較的に合理的で、さもなくば考え方が分散しすぎて、設計に不利です。

PCBを超える：高速問題のシステムレベル考慮

システムが数百メガバイトから数十メガバイトに発展すると、チップ設計、パッケージ設計、システム設計はこれ以上分けて考えることはできない。ハイエンド製品については、チップを設計する際にパッケージ設計とシステム設計を考慮しなければならない。

ソフトウェア自体の問題を解消した後、プロセスをどのように簡素化し、プロセスからエンジニアのミスを減らし、エンジニアがより多くの精力を設計に投入し、製品をできるだけ早く市場に参入させることができるようにすることは、EDAメーカーが考えている内容でもあります。

通常、システム上の接続線はチップ（シリコン）のI/Oから始まり、パッケージのバンプと基板を通過し、パッケージのピンに到達し、PCBを通過して別のパッケージのピン、基板、バンプ、ピンに到達する。チップI/Oチップ、パッケージ、回路基板は3つの異なる分野である。以前のエンジニアは設計時にそれらを全面的に考慮することはできず、他のエンジニアの考えも理解できなかった。しかし、設計周波数の増加、チップ面積の減少、設計周期の短縮に伴い、メーカーはチップを設計する際にパッケージ設計とPCB設計を考慮し、3者が効果的に結合できるようにしなければならない。「この場合、信号の完全性と設計サイクルの観点から、シリコンパッケージボードの設計を同時に考慮し、それらの間の関係を調整する必要があります。たとえば、パッケージで簡単に解決できる困難なタイミングの問題が多い場合があります」