PCB技術 - 高速PCB制御性と電磁両立性設計

電子システム設計の課題

システムの大規模な増加 デザイン 複雑性と統合, 電子システム デザインers are engaged in circuit デザイン 100 MHz以上, そして、バスの動作周波数は50 MHz, また、100 MHzを超えるものもあった. 現在, の約50 % デザインsは、50 MHz以上のクロック周波数を有する, そして、ほぼ20 % デザインsは、120 MHz以上のクロック周波数を持ちます.

システムが50 MHzで働くとき, 伝送ラインの効果と信号の整合性の問題がありますシステムクロックが120 MHzに達すると, unless 高速回路設計 知識を使う, PCBs デザイン伝統的な方法に基づいてED. したがって, 高速回路 デザイン テクノロジーは デザイン 電子システム デザインersは採用. の制御性 デザイン プロセスは デザイン 高速回路技術 デザインers.

（2）高速回路とは

一般に、ディジタル論理回路の周波数が45 MHz〜50 MHzに達した場合、この周波数以上で動作する回路は、電子システム全体の一部（例えば1／3）を占有しており、高速回路と呼ばれている。

実際、信号エッジの高調波周波数は、信号自体の周波数より高い。信号伝送の予期しない結果を引き起こす信号（または信号ジャンプ）の立ち上がりエッジと立ち下がりエッジである。したがって、回線伝搬遅延がデジタル信号駆動端の立ち上がり時間の1／2よりも大きい場合には、高速信号と考えられ、伝送線路効果を生じることが一般的に認められる。

信号の伝送は、立ち上がりまたは立ち下がりのような信号状態が変化した瞬間に発生する。信号は駆動端から受信端まで一定時間経過する。送信時間が立ち上がりまたは立ち下がり時間の1／2未満であれば、受信端からの反射信号は信号が変化する前に駆動端に到達する。逆に、信号が状態を変化させた後、反射信号は駆動端に到達する。反射信号が強い場合、重畳波形は論理状態を変化させることができる。

高速信号の決定

以上のことから、伝送線路効果の発生条件を定義したが、ライン遅延がドライブ端の信号立ち上がり時間の1 / 2より大きいかどうかを知ることができた。一般に、デバイスのマニュアルでは信号立ち上がり時間の典型的な値を与えることができ、信号伝搬時間は、PCB設計における実際の配線長で決まる。信号立ち上がり時間と許容配線長（遅延）との対応関係を以下の図に示す。

単位インチあたりの遅れ PCB は0です.167 ns. しかし, 多くのビアがあるならば, 多くのデバイスピン, と多くの制約がネットワークケーブルに設定, 遅延が増える. 一般に, 高速論理デバイスの信号立ち上がり時間は約0である.2 ns. ボード上にGaAsチップがあれば, 最大配線長は7である.62 mm.

TRは信号立ち上がり時間、TPDは信号線伝搬遅延である。trが4 Tpdである場合、信号は安全領域に落ちる。2 tpdのアノイリックtrが4 Tpdの場合，信号は不確定領域に落ちる。tr≒2 tpdならば、問題領域に信号が落ちる。不確実な領域や問題領域に陥る信号については，高速配線法を用いるべきである。

( 4 )送電線とは

その痕跡PCBボードcan be equivalent to the series and parallel capacitance, 以下に示す抵抗およびインダクタンス構造. 直列抵抗の典型的な値は0である.25 - 0.55オーム/フット. 絶縁層のため, 平行抵抗の抵抗は通常非常に高い. 寄生抵抗を加えた後, 静電容量とインダクタンス PCB 配線, 配線上の最終インピーダンスを特性インピーダンスZOと呼ぶ. ワイヤ直径が広いほど, 力に近い/グラウンド, 又は分離層の誘電率が高い場合, 特性インピーダンスが小さい. 伝送線路及び受信端のインピーダンスが一致しない場合, 出力電流信号と信号の最終安定状態は異なる, 受信側でシグナルを反映させる, そして、この反射されたシグナルはシグナル送信端に戻って、再び反射されるでしょう. エネルギーが減少するにつれて, 信号の電圧および電流が安定するまで、反射された信号の振幅は減少する. この効果を発振と呼ぶ, 信号の立ち上がりと立ち下がりで信号の発振がしばしば見られる.

（5）伝送線路効果

以上のように定義された伝送線路モデルに基づいて、伝送線路は、回路設計全体に以下の効果をもたらす。

反射信号

遅延とタイミングエラー

論理レベルのしきい値を誤って切り換える

オーバー・シューシュート

雑音が引き起こす雑音（またはクロストーク）

EMI放射線

5.1反射信号

トレースが適切に終了しなかった場合（端子整合）、駆動端からの信号パルスが受信端で反射され、予期せぬ影響を与え、信号プロファイルを歪める。歪みが非常に重要であるとき、それはいろいろなエラーを引き起こして、設計失敗を引き起こすことがありえます。同時に、歪んだ信号のノイズに対する感受性が増加し、これによって、設計上の障害も生じる。上記の状況が十分に考慮されないならば、EMIはかなり増加します。そして、それはそれ自身のデザインの結果に影響を及ぼすだけでなく、システム全体の失敗も引き起こします。

反射信号の主な理由は以下の通りです。整合、過剰容量またはインダクタンス、インピーダンス不整合によって終端されない伝送線路。

5.2遅れとタイミングエラー

信号遅延およびタイミングエラーは、以下のように明示される。信号は、論理レベルの高しきい値と低いしきい値との間で信号が変化する期間にジャンプしない。過度の信号遅延は、デバイスエラーのタイミングエラーと混乱を引き起こす可能性があります。

問題は通常、複数の受信機がある場合に発生します。回路設計者は設計の正確性を保証するために最悪の時間遅延を決定しなければならない。信号遅延の理由：ドライバはオーバーロードされ、配線は長すぎる。

5.3論理レベルしきい値エラーを横断する倍数

信号は、遷移プロセス中に何度も論理レベルしきい値を横切ることができ、このタイプのエラーが生じる。論理レベルしきい値を複数回横切るというエラーは、信号の発振が論理レベルしきい値の近傍で発生し、論理レベルのしきい値を複数回横切ることによって論理関数障害を引き起こす信号発振の特殊な形態である。反射信号の原因：長いトレース、無終端伝送線、過剰なキャパシタンスまたはインダクタンス、およびインピーダンス不整合。

5.4オーバーシュートとアンダーシュート

オーバーシュートとアンダーシュートの2つの理由から来ている：トレースが長すぎるか、信号があまりにも高速に変更されます。ほとんどのコンポーネントの受信端は、入力保護ダイオードによって保護されるが、時々、これらのオーバーシュートレベルは、コンポーネント電源電圧範囲および損傷コンポーネントをはるかに超える。

5.5クロストーク

信号が信号線を通過するとき、クロストークは現れます、関連するシグナルはPCB上のそれに隣接した信号線で誘発されます。我々はそれをクロストークと呼ぶ。

信号線が近くに接地され、ライン間隔が大きくなり、クロストーク信号が生成される。非同期信号およびクロック信号は、クロストークにより傾向がある。したがって、クロストークの方法は、クロストーク信号を除去するか、または深刻に干渉している信号を遮蔽することである。

5.6電磁波放射

EMI（電磁波干渉）とは電磁干渉を指す。問題は、過度の電磁放射と電磁放射に対する感受性を含む。EMIは、デジタルシステムが電源オンされると、周囲の環境に電磁波を放射し、それによって周囲の環境における電子機器の通常の動作を妨害することにある。その主な理由は、回路の動作周波数が高すぎ、レイアウトが不合理であることである。EMIシミュレーション用のソフトウェアツールがあるが、EMIシミュレータは非常に高価であり、シミュレーションパラメータと境界条件を設定することは困難であり、シミュレーション結果の精度と実用性に直接影響する。最も一般的な方法は、デザインのあらゆる局面においてルール駆動および制御を実現するために、設計のあらゆる側面においてEMIを制御するための様々な設計ルールを適用することである。

（6）伝送線路効果を回避する方法

上記の伝送線路問題によって導入される影響を考慮して、以下の態様からこれらの影響を制御する方法について話しましょう。

6.1厳密にネットワークケーブルの長さを制御する

中に高速遷移端があるならば デザイン, 伝送線路効果の問題点 PCB 考慮すべき. 今日一般的に使用される非常に高いクロック周波数を有する高速集積回路チップはそのような問題を有する. この問題を解決するためのいくつかの基本的な原理がある デザイン, 動作周波数は、10 MHz未満である, そして、配線長は、7インチ. 配線長は1より大きくてはならない.50 MHzで5インチ. 動作周波数が75 MHzに達するか、または, 配線長は1インチ. GaAsチップの最大配線長は0でなければならない.3インチ. この規格を超えるなら, 伝送線路問題がある.

6.2合理的に配線のトポロジーを計画する

送電線効果を解決するもう一つの方法は正しい配線経路と端末トポロジーを選択することである。配線のトポロジ構造は、ネットワークケーブルの配線シーケンスや配線構造を指す。高速論理デバイスを使用する場合、トレースブランチの長さが短く保たれない限り、信号トランクトレース上の分岐トレースによって、急激に変化するエッジを有する信号が歪んでしまう。通常の状況下では、PCBルーティングはデイジーチェーンルーティングとスターディストリビューションの2つの基本的なトポロジーを使用します。

デイジーチェーン配線は、駆動端から配線が始まり、各受信端に順番に到達する。信号特性を変化させるために直列抵抗を使用すると、直列抵抗の位置はドライブ端に近いはずである。配線の高次高調波干渉を抑制する観点から、デイジーチェーン配線は最良の効果を有する。しかし、この配線方法は分布率が最も低く、100 %の分配が容易ではない。実際の設計では，デイジーチェーン配線の分岐長をできるだけ短くした。安全な長さの値は以下のはずです。

例えば、高速TTL回路の分岐端の長さは1.5インチ未満でなければならない。このトポロジは、より少ない配線スペースを占有し、単一の抵抗で終端することができる。しかし、この配線構造では、異なる信号受信時の信号の受信を非同期にすることができる。

スター・トポロジー構造は、クロック信号の非同期問題を効果的に回避することができるが、高密度PCB基板上の手動で配線を完了することは非常に困難である。自動ルータを使用して、星の配線を完了する最良の方法です。各分岐には終端抵抗が必要です。終端抵抗器の抵抗は、接続の特性インピーダンスに一致しなければならない。これは、手動で、またはCADツールによって、特性インピーダンス値および端子整合抵抗値を計算することができる。

上記2つの例では、簡単な終端抵抗を用いる。実際には、より複雑な整合端子を選択することができる。最初のオプションはRCマッチング端末です。RCマッチング端末は電力消費を減らすことができるが、信号が比較的安定しているときにのみ使用することができる。この方法はクロックライン信号のマッチングに最も適している。欠点は、RC整合端子のキャパシタンスが信号の形状及び伝搬速度に影響を及ぼすことである。

直列抵抗整合端子は、追加の電力消費を生じないが、信号伝送を遅くする。この方法は時間遅れがほとんどないバス駆動回路に用いられる。直列抵抗整合端子の利点は、車載デバイス数と配線密度を低減できる点である。

最後の方法はマッチング端末を分離する方法です。このように、マッチング・コンポーネントは、受信端の近くに置かれる必要がある。利点は、信号をプルダウンしないことであり、ノイズは非常によく回避できる。典型的には、TTL入力信号（ACT、HCT、高速）に使用されます。

また、端子整合抵抗のパッケージタイプと設置タイプも考慮しなければならない。一般に、SMD表面実装抵抗器はスルーホール構成要素より低いインダクタンスを有する。あなたが普通のインライン抵抗器を選ぶならば、インストールのために2つのオプションもあります：垂直と水平。

垂直設置モードにおいて、抵抗器の1つの取付ピンは非常に短い。そして、それは抵抗器および回路基板間の熱抵抗を減らすことができる。しかし、より長い垂直のインストールは、抵抗器のインダクタンスを増やします。水平設置は低い設置によりインダクタンスが低い。しかし、過熱した抵抗はドリフトする。最悪の場合には、抵抗はオープン回路となり、PCBトレース終端整合故障となり、潜在的な故障要因となる。

6.3電磁妨害を抑える方法

A good solution to the signal integrity problem will improve the electromagnetic compatibility (EMC) of the PCBボード. つは非常に重要なことを確保することです PCB 板はよく接地する. 複合層のための接地層を有する信号層を用いることは非常に効果的である デザインs. 加えて, 回路基板の最外層の信号密度を最小化することは、電磁放射を低減する良い方法でもある. この方法は「表面積領域」技術「ビルドアップ」を用いて実現できる デザイン と製造 PCB. 表層のレイヤーは、一般のプロセスの上にこれらのレイヤーを浸透するために用いる薄い絶縁層およびマイクロホールの組合せを加えることによって、実現される PCB. 抵抗およびキャパシタンスは、表層の下に埋設されることができる, 単位面積当たりのトレース密度はほぼ2倍になる. サイズを小さくする PCB. 削減 PCB 領域はトレースのトポロジー構造に大きな影響を及ぼす, これは、電流ループが減少することを意味する, 枝トレースの長さを小さくする, そして、電磁放射線は、電流ループの面積にほぼ比例する同時に, 小型の特徴は、高密度リードフットパッケージデバイスを使用できることを意味する, これにより、ワイヤの長さを短くする, これにより電流ループを低減し、電磁両立性特性を改善する.

6.4他の応用技術

集積回路チップの電源上の電圧の瞬間的オーバーシュートを減らすために、デカップリングコンデンサを集積回路チップに追加すべきである。これにより、電源に対するバリの効果を効果的に除去し、プリント基板上の電力ループの放射線を低減することができる。

デカップリングコンデンサがパワー層の代わりに集積回路のパワーチューブ脚部に直接接続されるとき、バリを平滑化する効果は最もよい。これは、いくつかのデバイスソケットがコンデンサを切り離している理由であり、いくつかのデバイスは、デカップリングコンデンサとデバイス間の距離を十分小さくする必要がある。

いかなる高速で高出力デバイスも、電源電圧の過渡的オーバーシュートを減らすために、できるだけ一緒に置かれなければならない。

パワー・レイヤーがない場合、長い電源接続はシグナルおよびループ間のループを形成する。そして、放射源および敏感な回路になる。

トレースが同じネットワークケーブルまたは他のトレースを横断しないループを形成する状況は、オープンループと呼ばれています。ループが同じネットワークケーブルの他の線を通過するならば、それは閉ループを構成します。いずれの場合もアンテナ効果（ワイヤアンテナとループアンテナ）が形成される。アンテナは外部からEMI放射を発生し、また、敏感な回路そのものである。閉ループは、発生する放射線が閉ループ領域にほぼ比例するので、考慮されなければならない問題である。

まとめ

High-speed 回路設計 非常に複雑です デザイン プロセス. ZUKEN's high-speed circuit routing algorithm (Route Editor) and EMC/EMI analysis software (INCASES, Hot-Stage) are used to analyze and find 問題. 本条に記載の方法は、特にこれらの高速回路を解決することを目的とする デザイン problems. 加えて, ときに考慮する必要がある複数の要因があります デザイン高速回路, そして、これらの要因は時々対立している. 例えば, 高速装置が互いに接近しているとき, 遅延を減らすことができるが, クロストークと有意な熱効果が生じる. したがって, に デザイン, 様々な要因を重視し、包括的な妥協を行う必要があるだけでなく デザイン 要件, しかし、また デザイン 複雑さ. 高速使用 PCB設計 メソッドは、 デザイン プロセス, 制御可能なものだけが信頼できる.