PCBブログ - 高速FPGAによるPCBボード設計の要点について

フィールドプログラマブルゲートアレイ（FPGA）は、チップ上の真のプログラマブルシステムに進化した。設計する仕事 プリント回路基板これらのチップをより複雑になっている. 6 Gbps以上のゲート数とトランシーバデータレートの電流回路密度はシステム開発者の機械的および電気的ボードレベル設計努力に影響を与える. ダイ, チップパッケージ及び回路基板は緊密に接続されたシステムを形成する, このシステムで, FPGAの機能を完全に実現する, the PCBボード 慎重に設計する必要がある. 高速FPGAによる設計, ボード開発の前と間にいくつかのデザイン問題を検討することが重要です. これらは以下を含みます：PCBの上の全てのデバイス全体に均一に十分なパワーをフィルターして、分配することによって、システムノイズを減らすこと；適切に反射を最小化するために信号線を終了するボード上のトレース間のクロストークを最小限に抑えるグラウンドバウンスとVCC削減（VCCサグとしても知られている）の低減効果高速信号線のインピーダンス整合。非常に高性能FPGAのためにICパッケージを設計する誰でも、すべてのユーザーとアプリケーションのために信号完全性と融通性のバランスに特別な注意を払わなければなりません. 例えば, 1のAlteraの層序II GX装置,508ピンパッケージは1に動作します.2 Vと機能734スタンダードI/Osと71低電圧差動信号（LVDS）チャネル。それも、最高6つまでデータ速度を支持する20の高速トランシーバを持っています.375 Gbps. これは、アーキテクチャが多くの高速ネットワークと通信バス標準をサポートするのを可能にします, PCI ExpressとSeriallite IIを含む.

イン PCBボード デザイン, ユーザはピンアウトを最適化することによりクロストークを低減できる. 信号ピンは、パッケージ内のループ長を減少させるために接地ピンに可能な限り近くに配置されるべきである, 特に重要な高速のために/O. 高速システムで, クロストークの支配的なソースは、パッケージ内の信号経路間の誘導結合である. 出力遷移時, 信号は電力を通して戻り経路を見つけなければならない/グランドプレーン. ループの電流変化は、他のI/ループの近くのOピン. 出力が同時に変換されると、この状況は悪化する. ループが小さいから, インダクタンスが小さい, したがって、各高速信号ピンに近接して電源ピンまたは接地ピンを有するパッケージは、近くのI／Dに対するクロストークの影響を最小にすることができる/ピン. ボードのコストを減らして、すべての信号経路のシステム信号完全性を改善するために, 板材の設計と施工, レイヤーの数とレイアウトが必要です。FPGAからボードへの何百もの信号を送ることは、ピンアウトとチップ配置を最適化するためにEDAツールの使用を必要としている難しい仕事です. 場合によっては、より大きなFPGAパッケージはボード上の層数や他のボード処理の制約を減らすので、基板コストを削減することができる.

高速信号経路 PCBボード, 割り込みに非常に敏感なボードトレースで表される, ボード層とボードコネクタの間のビアのような. これらのおよび他の割込みは、シグナルのエッジレートを減らす, 反射を引き起こす. したがって, デザイナーは、ビアとスタブを避けるべきです. ビアが避けられないならば, 可能な限り短いバイアのリード線を保つ. ルーティング差動信号, 差動ペアの各パスに同じ構造のバイアを使用しますこれは、コモンモードでのビアに起因する信号割り込みを残す. できれば, 定期的なビアの上で盲目のビアを使ってください. またはバイアルートの損失のための中断が少なくなるようにドリルを使用します.
クロック信号の信号完全性を改善する, 次のガイドラインに従う必要があります：それはボードコンポーネントに送信される前に、できるだけ多くの単一のボード層上のクロック信号を保つ常に基準面として飛行機を使う. インピーダンスを制御し、EMIを減少させるために、接地面に隣接する内側層に沿って高速エッジ信号を送る. 反射を最小にするために適切にクロック信号を終了する. ポイントツーポイントクロックトレースを使用します.

いくつかのFPGA, 層序II GXファミリーのような, いくつかのIをサポートするオンチップ直列終端抵抗器を持つ/標準. これらのオンチップ抵抗器は、25オームまたは50オームのシングルエンド抵抗器および支持LVTTL, LVCMOS, シングル・エンド・エンド/標準加えて, 100オームLVDSと超輸送入力はオンチップ差動整合抵抗をサポートしている. 差動トランシーバI/OSは100チップにプログラム可能なオンチップ抵抗器を持つ, 120または150オーム、自動校正と反射. 外部デバイスの代わりに内部抵抗を使用すると、システムにいくつかの利点があります. オンチップ終端はリード線効果を排除し，伝送線路上の反射を可能にすることにより信号完全性を改善する. オンチップの終端はまた、必要な外部コンポーネントの数を最小化する, 設計者がより少ない抵抗器を使用できるようにする, 少ない板跡, 以下のボードスペース. このように, レイアウトの簡略化, 設計サイクルを短縮することができる, また、システムコストを削減することができます. ボードの信頼性もボード上のコンポーネントの少ないために強化されて. インドアデザイン, クロストークを最小化するためにマイクロストリップとストリップラインをルーティングするためのいくつかのガイドラインがある. ダブルストリップラインレイアウト, 配線は、2層の内側ボード上で行われる, そして、両側に電圧基準面がある. この時に, 隣接する層板の全てのワイヤは、2つの信号層の間の媒体を最大化するために直交配線技術を使用する. 材質厚, そして、各々のシグナル・レイヤーおよびその隣接参照平面間の距離を正規化する, 必要なインピーダンスを維持する.

マイクロストリップまたはストリップライン・ルーティング・ガイドラインは、ボード・ルーティング・レイヤー間の誘電層の少なくとも3回、トレース・スペーシングを伴うシミュレーションツールを用いてその挙動を事前にシミュレートする. 共通モード雑音の影響を最小化するための臨界高速ネットワークのためのシングルエンドトポロジーの代わりに差動を用いる. 設計限度内, 差動信号経路の正および負のピンに一致しようとする. シングルエンド信号の結合効果を低減する,適切な間隔（トレース幅の3倍以上）、または別のボード層（隣接するレイヤルーティングは互いに直交します）上のルートを残します。もちろん、シミュレーションツールを使用することは間隔条件を満たす良い方法である. 信号終端間の並列長を最小化する. 同時遷移騒音, 時計と私/信号経路の放電と充電の間の過渡的な電流の出力遷移および付随する増加のナンバーの対応する減少によって、Oデータレートは増加する. これらの電流はボードレベルのグラウンドバウンスを引き起こす, 瞬間的な上昇/接地電圧降下/Vcc. 非理想的な電源からの大きな過渡電流は、Vcc（Vcc - dipまたはdip）の瞬間的な低下を引き起こすことがありえる. これらの同時遷移ノイズの影響を低減するために、いくつかの良いボード設計ルールが与えられる. 未使用の設定/o出力としてピンを打って、地面弾みを減らすために、彼らを低く運転させます. 同時遷移出力ピンの数を最小にし、FPGA/セクション. 高いエッジ率が必要でないとき, FPGA出力で低スルーレートを使用する. 多層基板のグランドプレーン間にVCCを配置し、各層における高速トレースの影響を除去する. 全てのボード層をVccおよび接地に捧げて、これらのプレーンを抵抗性で誘導性にする, 低いキャパシタンスとノイズを有する低インダクタンスソースを提供する, そして、これらのプレーンに隣接しているシグナル・レイヤー上の論理シグナルを復帰すること.

FPGAの高速トランシーバ機能は、それらを効率的にプログラム可能なシステムオンチップ構成要素とする。しかし、彼らはまた、ボードデザイナーのためのユニークな課題を提示. 重要な問題, 特にレイアウトに関連, 周波数依存伝送損失, 主な皮膚効果と誘電損失に起因する. PCBなどの導体表面に高周波信号を送るとボード 跡。表皮効果はワイヤの自己インダクタンスに起因する. この効果は、ワイヤの実効伝導面積を減少させる, 信号の高周波成分を減衰させる. 誘電損失は、層間の誘電体材料の容量効果に起因する. 皮膚効果は周波数の平方根に比例する, 一方、誘電損失は周波数に比例するしたがって, 高周波信号減衰のための誘電損失は支配的損失メカニズムである. データレートが高い, 皮膚の影響と誘電損失のより厳しい. 1 Gbpsシステムにおいて、リンク上の信号レベルの低減は許容可能である, しかし、6 Gbpsシステムのために受け入れられない. しかし, 今日のトランシーバは高周波数チャンネル歪を補償するための送信機プリエンファシスおよび受信機等化を特徴とする. また、信号の整合性を高め、トレース長の制約を緩和する. これらの信号調整技術は標準FR - 4材料の寿命を延長し、より高いデータ速度をサポートする. FR‐4材料の信号減衰による, 許容トレース長は、6時に動作するときに数インチに制限される.375 Gbps. また、プリエンファシスとイコライゼーションは. プログラマブルプリエンファシスと等化はいくつかの高性能FPGAに統合される, 層序II GX装置のような, FR - 4材料の使用を許可し、トレース長などのレイアウト制約を緩和する, ボードコストの削減. プリエンファシス機能は、信号の高周波成分を効果的に高めることができる. 第1層Gxにおける4タッププリエンファシス回路は、信号成分散乱（1ビットから別の空間への空間的広がり）を低減する。プリエンファシス回路は500 %のプリエンファシスを提供する, と各タップ16レベルにデータレートに応じて最適化することができますて, トレース長とリンク特性. 入力利得段に加えて, デバイスは、ボードデザイナが17 dBの等化レベルを持つことができます, ボードの損失を克服するために16イコライザーステージのいずれかを使用して. 等化とプリエンファシスは、コンサート環境で使用することができますまたは個別に特定のリンクを最適化する. システムが実行されている間、設計者はPlayx II GX FPGAのプリエンファシスとイコライゼーションレベルを変えることができます, またはバックプレーンまたは他のシャーシに挿入された後のカード設定中. これによりシステム設計者はプリエンファシスおよび等化レベルを所定の値に自動的に設定することができる. これらの値は、ボードがシャーシまたはバックプレーンに差し込まれるスロットに基づいて動的に決定することができる.

EMI問題とデバッグ
プリント回路基板に起因するEMIは、経時的に電流または電圧の変化に直接比例する。回路の直列インダクタンス. 効率的なボード設計は、EMIを最小にする可能性があります, しかし、必ずしも完全に排除するわけではない. 「侵入者」または「熱い」信号の除去, そして、プレーンプレーンに適切な参照でシグナルを送る, また、EMI. , 今日の市場で一般的な表面実装部品の使用はまた、EMI. 複雑な高速をデバッグしテストすることはますます困難になってきた PCBボード いくつかの伝統的なボードデバッグメソッド, テストプローブや“ベッドの爪”テスターなど, これらのデザインのために働かないかもしれません . この新しい高速設計は、システムプログラミングと組み込みの自己テスト機能を備えたJTAGテストツールを活用することができます. デザイナーは、JTAGテストクロック入力（TCK）信号をシステムクロックとして設定するために、同じガイドラインを使用する必要があります。加えて, 一つのデバイスのテストデータ出力と他のデバイスのテストデータ入力との間のJTAGスキャンチェーントレース長を最小限に保つことが重要である. 組込型高速FPGAによる設計の成功には広範な高速ボード設計演習が必要である, ピンアウトのようなFPGA機能のしっかりした理解と同様に, 板材と積層, ボードレイアウト, 終了モード. 内蔵トランシーバのプリエンファシスとイコライゼーションの適切な使用も重要です. 上記の点は、安定した製造可能性を有する信頼できる設計を達成するために結合する. これらすべての要因について慎重に考察する, 適切なシミュレーションと解析, の驚きの可能性を減らすことができます PCBボード プロトタイプとボード開発プロジェクトのストレスを軽減する.