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PCBボード レイアウト ルールs

私n the 配線 of 普通 <エー href="エー_href_0" tエーrget="_blエーnk">プリント基板回路基板, 以来 the シグナル is エー 低速 シグナル, it is 一般に 接続 エーccordインg to the フロー 方向 of the シグナル 下 the 基本 配線 rule of the 3 W 原理, エーnd tヒア is 一般に なし 問題. でも if the シグナル is 上記 100 m, the 配線 is 非常に 特別. 以来 DDR シグナル with スピード 上 to 300 m 有 ビーen 配備 最近, I 意志 説明する the 配線 原則 エーnd 技法 of DDR シグナル イン 詳細.

ハイスピード システム 一般に 用途 低電圧 シグナル, どちら 有 ロウ 電圧 and 小さい スイング, どちら is 容易 to 増加 スピード and 減らす パワー 消費. 最小化 内部 抵抗, such AS 使用 電気 飛行機, パンチング その他 穴, 短縮 the 配線 ディスタンス, and 使用 抵抗器 to 分割 シグナル アット the 終わり of 高い 電圧 伝送 to 生産する 下 電圧 シグナル. The シグナル 電圧 of SDRAM, 電総研, DDR - II, and DDR - III are 下 than 一つ, メイキング it ますます 海千山千 to 安定化する. Also 賃金 注意 to the パワー 供給, if the エネルギー 供給 is 不十分, the メモリー 意志 ない 仕事 安定に. The コンセプト of シグナル インテグリティ and 伝送 ライン is a 比較的 プロフェッショナル システム 知識, and it 意志 ない ビー 記述 イン 詳細 here. 現在, イーブン if あなた ドン・ルイス 理解する the コンセプト of シグナル インテグリティ and 伝送 ライン, どうぞ フォロー the 一般 基本 規則 下. The DDR 高速信号板 あれ is 配備 意志 ない 原因 問題.

1）ddrと主制御チップはできるだけ近い。DDR高速信号のすべての差動信号対は、長さ（最大50ミリの冗長が許容される）で厳密に等しくなければならず、すべての信号線およびクロックラインの長さは、2500マイルを超えてはならない。0 VIAにお試しください。コンポーネント層の下には接地された接地層がなければならず、すべてのトレースは接地分割スロットを横切ることはできない。すなわち、信号線を横切る接地分割線は、コンポーネント層から接地層を通して見ることができない。この場合、400 M DDRは基本的に問題ない。他のいくつかの3 W、20 Hのルールをできるだけ多く行うことができます。

2）アドレス及びコマンド信号群：完全な接地及びパワープレーンを維持する。特性インピーダンスは50‐1，2，60，60°で制御される。信号グループと他の非DDR信号との間の距離を少なくとも20ミルに保つ。グループ内の信号はDDRクロックラインの長さと一致し、ギャップは少なくとも500 ミル以内でなければならない。直列整合抵抗Rsの値は0〜1／2×33Ωであり、並列整合抵抗Rtの値は25〜1／2×68Ωである。このグループの信号は、データ信号群と同じ抵抗列にはならない。

3）制御信号群は、2つの信号だけで、クロックイネーブルとチップセレクトとを有する。まだ参考のために完全な接地面とパワープレーンを持っている必要があります。直列整合抵抗Rsの値は0〜1／2×33Ωであり、並列整合端子抵抗RTの値は25 mA 1／2×68Ωである。クロストークを防止するために、このグループの信号は、データ信号と同じ抵抗列にあるはずがない。

4）データ信号群：接地ループを基準として信号ループの完全接地面を与える。特性インピーダンスは50‐1，2，60，60°で制御される。線幅はクロック信号幅と同じである。他の非DDR信号から少なくとも20ミルを切り離してください。長さマッチングはバイトチャネル単位で設定される。各バイトチャネルにおけるデータ信号DQ、データストローブDQSおよびデータマスク信号DMの長さ差は、100±100 ミル（非常に重要）の範囲内で制御され、異なるバイトチャネルの信号長差は500 ミル以内に制御されるべきである。整合されたDMとDQSと直列の整合抵抗RSは0〜33Ωであり、並列整合端子抵抗RTの値は25〜68アンペアである。抵抗列がマッチングのために使用されるならば、データ抵抗列で他のDDR信号がないはずです。

5）クロック信号：グランドプレーンを基準として、クロックループ全体の配線のための完全なグラウンドプレーンを提供し、ループ電流の低インピーダンス経路を提供する。差動クロック信号であるので、配線幅とライン間隔をルーティング前にあらかじめ設計し、CPUの差動インピーダンス要件を理解し、この制約に従ってルーティングを行うべきである。すべてのDDR差動クロック信号は層から層への変換を避けるためにキープレーン上でルーティングされなければならない。線幅と微分間隔は、3 Wの原理を確保するためには、信号線の1ラインインピーダンスを50〜60アンペア以内に制御し、差動インピーダンスを100〜120アンペア以内に制御する必要がある。クロック信号と他の信号との間の距離は、他の信号との干渉を防止するために、少なくとも20 ミル *を維持するべきである。蛇行痕の間の間隔は20ミル未満であるべきではない。直列端子抵抗のRS値は15 msec 1／2×33Ωであり、任意の並列端子抵抗RTの値は25 m×1／2×68Ωである。(終端抵抗の値は、回路図の設計時に抵抗に接続する必要があります)。

6）電源部のチップの電源ピン近傍にデカップルコンデンサを配置する。電源のための別々のレイヤーおよび近くの低抵抗で復帰するシグナルのためのグランドは、なければならない。電力供給および接地層は、電気的接続が十分であって、ブロックされないことを確実にするためにできるだけパンチされなければならない。

上記の規則及び技術が続く限り、レイアウトからのDDR高速信号に問題はない。各信号の等長処理において、信号線長の許容誤差を確保するためには、長距離パス処理を意図的に使用することができ、通常は蛇行線を使用して回線を伝送する。「等長配線」をよく見る。実際、同じ長さは目的ではない。実際の目的は、セットアップとホールド時間、同じ周波数と位相を満たすために、サンプリングは正しいです。同じ長さはこの目的を達成する最も簡単な方法であり、線長は定量的に分析されるべきである。オンライン特性インピーダンス制御に関しては、配線の厚さは一般的に必要であるが、各基板製造者の製造工程および誘電率は異なるので、信号線の特性インピーダンスを制御するためにボード製造者に依頼する必要がある。