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ICT技術の境界スキャン

80から90パーセントで 回路基板メーカー, ICTテスターは、各回路ノードの少なくとも1つのテストポイントを必要とする. しかし, デバイスの統合が増加するにつれて, 機能が強くなっている, パッケージは小さくなっている, SMT処理コンポーネントの数が増加する, 多層板の使用, と増加 PCBAボード 成分密度, 各ノードにプローブを入れる必要があります. テストポイントを増やすために, 製造コストは増加する同時に, 強力なデバイスのテストライブラリを開発することが困難になる, そして、開発サイクルは延長される. このために, the Joint Test Organization (JTAG) promulgated the IEEE1149.1テストスタンダード.

IEEE 11491は、走査デバイスのいくつかの重要な特性を定義する。まず、テストアクセスポート（TAP）を構成する4つのピンを定義する。テストモードの選択（TMS）は、制御情報をロードするために使用されます第二に、タップコントローラは、いくつかの異なるテストモードがサポートされて定義され、主に外部テスト（Extest）、内部テスト（intest）、および実行テスト（RunTest）；最後に，境界スキャン言語（境界スキャン記述言語）を提案し，bsdl言語は走査デバイスの重要な情報を記述する。これは、入力、出力、双方向型としてピンを定義し、タップモードと命令セットを定義します。

境界スキャンを伴うデバイスの各々のピンは、スキャン・ユニットと呼ばれているシリアル・シフトレジスタ（SSR）の装置に接続している。走査ユニットは、デバイスリードを制御して、検出するために用いるシフトレジスタチェーンを形成するために一緒に接続される。フット.その特定の4つのピンは、テストタスクを完了するために使用されます。

連続境界レジスタチェーンを形成するために、彼らのタップで複数の走査装置のスキャンチェーンを接続してください。チェーンの先頭にタップ信号を加えて、チェーンに接続されたデバイスのすべてのピンを制御し、検出することができます。この種の仮想接点は、ニードルベッドフィクスチャの物理的接触をデバイスの各ピンに置換し、仮想アクセスは実際の物理的アクセスを置き換え、PCBボードスペースを占有する大量のテストパッドを除去し、PCB及び固定具の製造コストを低減する。

テスト戦略として、テスト可能性のためにPCBを設計するとき、特別なソフトウェアは、テスト範囲を減らすことなく効果的にテストポイントの限られた数を置く方法を決定するためにスキャン機能で回路点と装置を分析するのに用いられることができます。テストポイントとテストピンを減らすために最も経済的な方法。

境界スキャン技術は、テストポイントを増やすことができないの難しさを解決します。さらに重要なことは、テストパターンを生成するためのシンプルで高速な方法を提供します。ソフトウェアツールを使用して、BSDLファイルをテストパターンに変換することができますteradyneの旋風の勝利とGenrad - To - Cheese sの基本スキャンやスキャンパスファインダーなど。複雑なテストライブラリを書くの難しさを解決します。

また、CPLD、FPGA、およびフラッシュメモリなどのオンラインプログラミング（システムプログラムまたはオンボードプログラム）を実装するために、タップアクセスポートを使用することができます。

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