電子設計 - 高速PCB設計のための注意点は何か

(1) Determination of high-speed signals

The delay per unit inch on the PCB は0です.167 ns. しかし, 多くのビアがあるならば, 多くのデバイスピン, と多くの制約がネットワークケーブルに設定, 遅延が増える. 一般に, 高速論理デバイスの信号立ち上がり時間は約0である.2 ns. ボード上にGaAsチップがあれば, 最大配線長は7である.62 mm.

TRは信号立ち上がり時間、TPDは信号線伝搬遅延である。trが4 Tpdである場合、信号は安全領域に落ちる。2 tpdのアノイリックtrが4 Tpdの場合，信号は不確定領域に落ちる。tr≒2 tpdならば、問題領域に信号が落ちる。不確実な領域や問題領域に陥る信号については，高速配線法を用いるべきである。

（2）伝送線路効果

以上のように定義された伝送線路モデルに基づいて、伝送線路は、回路設計全体に以下の効果をもたらす。

2.1反射信号

トレースが適切に終了しなかった場合（端子整合）、駆動端からの信号パルスが受信端で反射され、予期せぬ影響を与え、信号プロファイルを歪める。歪みが非常に重要であるとき、それはいろいろなエラーを引き起こして、設計失敗を引き起こすことがありえます。同時に、歪んだ信号のノイズに対する感受性が増加し、それによって設計の失敗も生じる。上記の状況が十分に考慮されないならば、EMIはかなり増加します。そして、それはそれ自身のデザインの結果に影響を及ぼすだけでなく、システム全体の失敗も引き起こします。反射信号の主な理由は以下の通りです。整合、過剰容量またはインダクタンス、インピーダンス不整合によって終端されない伝送線路。

2.2遅延とタイミングエラー

信号遅延およびタイミングエラーは、以下のように明示される。信号は、論理レベルの高しきい値と低いしきい値との間で信号が変化する期間にジャンプしない。過度の信号遅延は、デバイスエラーのタイミングエラーと混乱を引き起こす可能性があります。問題は通常、複数の受信機がある場合に発生します。回路設計者は設計の正確性を保証するために最悪の時間遅延を決定しなければならない。信号遅延の理由：ドライバはオーバーロードされ、配線は長すぎる。

論理レベルしきい値エラーを横断する2.3の倍数回

信号は、遷移プロセス中に何度も論理レベルしきい値を横切ることができ、これはこの種のエラーにつながる。論理レベルしきい値を複数回横断するエラーは、信号発振の特別な形式であり、すなわち信号の発振は論理レベルしきい値の近くで起こり、論理レベルのしきい値の多重交叉は論理関数障害を引き起こす。反射信号の原因：長いトレース、無終端伝送線、過剰なキャパシタンスまたはインダクタンス、およびインピーダンス不整合。

2.4オーバーシュートとアンダーシュート

オーバーシュートとアンダーシュートの2つの理由から来ている：トレースが長すぎるか、信号があまりにも高速に変更されます。ほとんどのコンポーネントの受信端は、入力保護ダイオードによって保護されるが、時々、これらのオーバーシュートレベルは、コンポーネント電源電圧範囲および損傷コンポーネントをはるかに超える。

（3）伝送線路効果を回避する方法

上記の伝送線路問題によって導入される影響を考慮して、以下の態様からこれらの影響を制御する方法について話しましょう。

3.1厳密にネットワークケーブルの長さを制御する

設計に高速遷移エッジがあれば，pcbへの伝送線路効果の問題を考慮しなければならない。今日一般に使用される非常に高いクロック周波数を有する高速集積回路チップはそのような問題を有する。この問題を解決するためのいくつかの基本的な原理がある。CMOSまたはTTL回路を設計する場合、動作周波数は10 MHz未満であり、配線長は7インチより大きくならない。配線長は50 MHzで1.5インチより大きくすべきではない。動作周波数が75 MHzに達しているか、または超えるならば、配線長は1インチでなければなりません。GaAsチップの最大配線長は0.3インチである。この規格が超えているなら、送電線問題があります。

3.2は合理的に配線のトポロジー構造を計画する

伝送線効果を解決する別の方法は、正しい配線経路と端子トポロジーを選択することである. 配線のトポロジ構造は、ネットワーク・ケーブルの配線シーケンス及び配線構造を指す. 高速論理デバイスの使用, トレース分岐の長さが短い場合を除き, シグナルトランクトレース上の分岐トレースによって、急速に変化するエッジを有する信号は歪んでしまう. 平常に, PCBルーティング uses two basic topologies, すなわちデイジーチェーンルーティングとスター分布.

デイジーチェーン配線は、駆動端から配線が始まり、各受信端に順番に到達する。信号特性を変化させるために直列抵抗を使用すると、直列抵抗の位置はドライブ端に近いはずである。配線の高次高調波干渉を抑制する観点から、デイジーチェーン配線は最良の効果を有する。しかし、この配線方法は分布率が最も低く、100 %の分配が容易ではない。実際の設計では，デイジーチェーン配線の分岐長をできるだけ短くした。安全な長さの値は以下のはずです。

スター・トポロジー構造は、クロック信号の非同期問題を効果的に回避することができるが、高密度PCB基板上の手動で配線を完了することは非常に困難である。自動ルータを使用して、星の配線を完了する最良の方法です。各分岐には終端抵抗が必要です。終端抵抗器の抵抗は、接続の特性インピーダンスに一致しなければならない。これは、手動で、またはCADツールによって、特性インピーダンス値および端子整合抵抗値を計算することができる。

直列抵抗整合端子は、追加の電力消費を生じないが、信号伝送を遅くする。この方法は時間遅れがほとんどないバス駆動回路に用いられる。直列抵抗整合端子の利点は、車載デバイス数と配線密度を低減できる点である。

最後の方法はマッチング端末を分離する方法です。このように、マッチング・コンポーネントは、受信端の近くに置かれる必要がある。利点は、信号をプルダウンしないことであり、ノイズは非常によく回避できる。典型的には、TTL入力信号（ACT、HCT、高速）に使用されます。

また、端子整合抵抗のパッケージタイプと設置タイプも考慮しなければならない。一般に、SMD表面実装抵抗器はスルーホール構成要素より低いインダクタンスを有する。あなたが普通のインライン抵抗器を選ぶならば、インストールのために2つのオプションもあります：垂直と水平。

垂直インストールモードでは, 抵抗器の1つの取付ピンは非常に短い, これは、抵抗器と回路基板との間の熱抵抗を減らすことができる, 従って、抵抗器の熱をより容易に空気中に放散させることができる. しかし、より長い垂直のインストールは、抵抗器のインダクタンスを増やすでしょう. 水平設置は低い設置によりインダクタンスが低い. しかし, 過熱した抵抗はドリフトする. 最悪の場合, 抵抗は開放回路となる, 原因 PCBトレース termination matching failure and becoming a potential failure factor.

3.3電磁干渉を抑圧する方法

A good solution to the signal integrity problem will improve the electromagnetic compatibility (EMC) of the PCBボード. つは非常に重要なことを確保することです PCB 板 has a good grounding. 複雑な設計のために接地層を持つ信号層を用いることは非常に効果的である. 加えて, 回路基板の最外層の信号密度を最小化することは、電磁放射を低減する良い方法でもある. この方法は「表面積領域」技術「ビルドアップ」設計と製造を使用して実現することができる PCB. 表層のレイヤーは、一般のプロセスの上にこれらのレイヤーを浸透するために用いる薄い絶縁層およびマイクロホールの組合せを加えることによって、実現される PCB. 抵抗およびキャパシタンスは、表層の下に埋設されることができる, 単位面積当たりのトレース密度はほぼ2倍になる. サイズを小さくする PCB. 削減 PCB 領域はトレースのトポロジーに大きな影響を及ぼす, これは、電流ループが減少することを意味する, 枝トレースの長さを小さくする, そして、電磁放射線は、電流ループの面積にほぼ比例する同時に, 小型の特徴は、リードフットパッケージデバイスの高密度を使用できることを意味する, これにより、ワイヤの長さを短くする, これにより電流ループを低減し、電磁両立性特性を改善する.

要約する, 以上がデザインです 高速回路基板.