PCB Tecnico - Progettazione e elaborazione del sistema a chip singolo (SOC)

Con lo sviluppo della tecnologia di processo VLSI, le scale dei chip stanno diventando sempre più grandi e milioni di circuiti a livello gate possono essere integrati su un chip. Lo sviluppo di una varietà di tecnologie di processo compatibili può integrare tipi molto diversi di dispositivi sullo stesso chip. Essa apre un ampio approccio tecnologico all'integrazione dei sistemi. Realmente chiamata integrazione chip a livello di sistema, non solo mette diversi circuiti logici digitali con funzioni complesse sullo stesso chip per creare un sistema digitale singolo chip completo, ma include anche altri tipi di dispositivi funzionali elettronici sul chip., Come i dispositivi analogici e la memoria dedicata, alcune applicazioni possono essere espanse, compresi i dispositivi a radiofrequenza e persino MEMS. Di solito il chip a livello di sistema dovrebbe includere sistemi digitali e dispositivi elettronici analogici su un singolo chip almeno.

È richiesto un sistema dedicato. Pertanto, lo sviluppo della progettazione SOC svolgerà un ruolo fondamentale nel futuro settore della progettazione di circuiti integrati. Questo articolo discute le tecniche di progettazione e i metodi di elaborazione necessari per un sistema a singolo chip basati sulle caratteristiche del chip a livello di sistema. Perché la progettazione del chip a livello di sistema a singolo chip presenta maggiori vantaggi rispetto ai sistemi multi-chip in termini di velocità, consumo energetico e costo. Inoltre, la specificità del sistema elettronico ha diverse applicazioni.

1. Caratteristiche di System-on-Chip

Ha le seguenti caratteristiche: Il chip a livello di sistema è un singolo chip per realizzare l'integrazione di un sistema elettronico completo.

1. Struttura su larga scala e complessa.

E la struttura del circuito include anche la memoria flash MPUSRA MDRA MEPROM, ADCDA C e altri circuiti analogici e radiofrequenza. Per ridurre il time to market, vengono progettati milioni di cancelli o addirittura centinaia di milioni di componenti. Il punto di partenza della progettazione deve essere superiore a quello degli ASIC ordinari, e non è possibile affidarsi a logiche di base e unità di circuito come unità di base, ma utilizzare componenti o moduli più grandi chiamati proprietà intellettuale IP. Nel metodo di verifica, dovrebbe essere adottato un metodo di verifica a segnale misto in cui i circuiti digitali e analogici sono combinati. Al fine di testare efficacemente ogni modulo, in particolare IP, è necessario progettare per testabilità.

2. Ad alta velocità e stretta relazione temporale.

Porta molti problemi alla progettazione, come la frequenza di clock del sistema fino a centinaia di megabyte e le complesse relazioni di temporizzazione all'interno e tra i moduli. Come verifica della temporizzazione, progettazione a bassa potenza e effetti ad alta frequenza come integrità del segnale, interferenza elettromagnetica e crosstalk del segnale.

Nel caso di sub-micron profondi, il ritardo di traccia diventa indispensabile rispetto al ritardo del gate e la tecnologia di processo di sub-micron profonda è utilizzata principalmente nei chip a livello di sistema. E diventare il fattore principale. Inoltre, la complicata relazione di temporizzazione del chip a livello di sistema aumenta la difficoltà di temporizzazione nel circuito. Il momento linea-linea molto piccolo e la spaziatura dei livelli del processo profondo sotto-micron migliorano l'accoppiamento del segnale tra linee e strati. Oltre all'altissima frequenza di funzionamento del sistema, le interferenze elettromagnetiche e il crosstalk del segnale sono aggravate, rendendo difficile la verifica della progettazione.

2. Tecnologia di progettazione SOC

1 Riutilizzazione della progettazione

Non è possibile progettare un sistema su chip con una scala di milioni di cancelli da zero. Per costruire il design ad un livello superiore. È necessario utilizzare più tecnologia di multiplexing IP. Solo in questo modo il progetto può essere completato rapidamente, garantire il successo del progetto e ottenere un SOC a basso costo per soddisfare la domanda del mercato.

Per la progettazione e l'utilizzo futuri. I nuclei principali sono solitamente divisi in tre tipi. Il riutilizzo della progettazione si basa sul core core (CORE), e vari circuiti verificati di moduli super macro celle sono trasformati in core. Uno è chiamato hard core, che è collegato a un processo specifico. Il layout fisico del sistema è stato verificato dal test del film. Può essere chiamato direttamente dal nuovo design come modulo funzionale specifico. Il secondo è un soft core, scritto in linguaggio di descrizione hardware o linguaggio C, e utilizzato per la simulazione funzionale. Il nucleo (soft core firmcore) è sviluppato sulla base di un soft core completo con pianificazione del layout. Attualmente, il metodo di riutilizzo della progettazione si basa in larga misura sul core solido, che combina la descrizione a livello RTL con la libreria di celle standard specifica per la logica Ottimizzazione completa per formare una netlist a livello gate, e infine formare il core rigido richiesto dal progetto attraverso lo strumento di layout. Questo metodo di sintesi RTL morbido fornisce una certa flessibilità progettuale e può essere combinato con applicazioni specifiche, descrizione opportunamente modificata e ri-verificata per soddisfare requisiti applicativi specifici. Inoltre, con lo sviluppo della tecnologia di processo, la nuova libreria può anche essere utilizzata per ri-sintetizzare, ottimizzare, posizionare e instradare e ri-verificare per ottenere core rigidi in nuove condizioni di processo. Questo metodo viene utilizzato per ottenere il riutilizzo della progettazione e metodi tradizionali di progettazione dei moduli. L'efficienza può essere aumentata di 2-3 volte. Pertanto, il riutilizzo della progettazione prima del processo 0.35um è realizzato principalmente con questo metodo di sintesi soft core RTL.

Submicron profondi (DSM rende il sistema-su-chip più grande e più complesso. Questo metodo completo incontrerà nuovi problemi, con lo sviluppo della tecnologia di processo. Perché man mano che il processo si sviluppa a 0.18um o dimensioni più piccole, non è necessario gestire con precisione Il ritardo gate è il ritardo di interconnessione. Oltre alle centinaia di megabyte di frequenza di clock, la relazione di temporizzazione tra il segnale s è molto rigoroso, quindi è difficile utilizzare il metodo di sintesi RTL morbido per raggiungere lo scopo di progettazione e riutilizzo. Il design sposta il metodo di progettazione dalla progettazione del circuito alla progettazione del sistema. Il focus della progettazione si sposterà dalla sintesi logica odierna, posizionamento e routing a livello gate, post-simulazione alla simulazione a livello di sistema, co-simulazione software e hardware e progettazione fisica che combina diversi core. Costringendo l'industria del design a polarizzare, uno è quello di rivolgersi al sistema, utilizzando IP per progettare sistemi dedicati ad alte prestazioni e ad alto complesso. L'altro è quello di progettare il core sotto il DSM ed entrare nel design del livello fisico per rendere le prestazioni del core DSM migliori e più affidabili. Met test.

2. Progettazione a basso potere

Ci saranno decine di watt o addirittura centinaia di watt di consumo energetico. L'enorme consumo energetico porta problemi in termini di imballaggio e affidabilità. System-on-chip funzionano ad una frequenza di clock di centinaia di megabyte grazie all'integrazione di più di un milione di gate. Pertanto, la progettazione di ridurre il consumo energetico è un requisito inevitabile della progettazione del chip a livello di sistema. Nella progettazione, dovremmo iniziare a ridurre il consumo energetico del chip da molti aspetti.

Ridurre la tensione di esercizio è un aspetto, l'aspetto di progettazione del sistema. Ma la tensione di funzionamento troppo bassa influenzerà le prestazioni del sistema. Il metodo più maturo è quello di utilizzare la modalità inattiva (modalità inattiva e modalità a basso consumo energetico). Quando non c'è compito, il sistema è in uno stato di attesa o in una modalità a basso consumo energetico con bassa tensione e bassa frequenza di clock. L'utilizzo di alimentazione programmabile è quello di ottenere alte prestazioni e basso consumo energetico. Un metodo efficace di consumo energetico.

Poiché la struttura del circuito complementare ha una coppia di transistor PNMOS ad ogni ingresso del gate, la struttura del circuito complementare tradizionale è utilizzata il meno possibile nella struttura di configurazione del circuito. Si forma un grande carico capacitivo. Quando il circuito CMOS funziona, il consumo energetico di carica e scarico dell'interruttore di capacità di carico rappresenta oltre il 70% del consumo energetico totale. Pertanto, la configurazione della struttura del circuito del submicron profondo è principalmente selezionata per il gruppo della struttura del circuito con capacità di carico bassa. Lo stato, come la logica dell'interruttore, la logica Domino e la logica NP, ottimizzano la velocità e il consumo energetico.

Un sistema con una frequenza di centinaia di megabyte non può funzionare ovunque con una frequenza di centinaia di megabyte e un design logico a bassa potenza. I cancelli a bassa potenza possono essere utilizzati per quelle parti del circuito in cui la velocità non è alta o la capacità di guida non è grande, in modo da ridurre il consumo energetico del sistema. Pertanto, il design di ottimizzazione a bassa potenza viene aggiunto nella sintesi logica e il circuito dell'unità con basso consumo energetico viene utilizzato il più possibile sotto il prerequisito di soddisfare la velocità di lavoro del circuito.

Quasi tutti i circuiti di uscita MOS utilizzano una coppia di tubi complementari P e NMOS e utilizzano tecniche di progettazione di circuiti a bassa potenza. Durante il processo di commutazione, due dispositivi sono accesi contemporaneamente, il che causa un elevato consumo energetico. Ci sono molte gambe al chip a livello di sistema e la frequenza del circuito è alta. Questo fenomeno è ancora più grave. Pertanto, questo problema dovrebbe essere evitato il più possibile nella progettazione del circuito. Sembra ridurre il consumo energetico.

2. Tecnologia di progettazione di testabilità

Il nucleo e' sepolto nel chip. Il chip a livello di sistema integra la logica core e user-defined (UDL). Il nucleo non può essere testato in anticipo. Può essere utilizzato solo come parte del chip a livello di sistema dopo la fabbricazione del chip a livello di sistema. Test su chip e chip allo stesso tempo. Pertanto, ci sono molte difficoltà nel test chip a livello di sistema. Prima di tutto, il nucleo è la scelta di qualcun altro. Il progettista del nucleo potrebbe non avere una buona comprensione del nucleo, e non ha le conoscenze e la capacità di testare il nucleo. Il nucleo è sepolto in profondità nel chip e il test integrato del nucleo non può essere elaborato con il metodo di prova di un singolo nucleo indipendente. Il core e le risorse periferiche di test possono essere collegate solo attraverso l'accesso di un determinato modulo di circuito, un metodo comune Ci sono i seguenti:

Collegare l'estremità I/O del nucleo direttamente all'estremità di uscita del chip, 1 tecnologia di accesso diretto parallelo. Oppure il terminale I/O core e il terminale cavo chip sono condivisi da un multiplexer. Questo metodo è spesso utilizzato per chip con meno nuclei bloccati nel chip o chip con terminali abbondanti disponibili. Il vantaggio dell'accesso diretto parallelo è che può utilizzare direttamente il metodo di prova indipendente del nucleo per testare il nucleo bloccato sul chip.

Questo metodo consiste nell'impostare una catena di scansione intorno al nucleo, 2 metodi di inserimento del collegamento di scansione seriale. Tutto l'I/O del nucleo può essere collegato indirettamente alla periferia. Attraverso la catena di scansione, il modello della prova può essere trasmesso al punto di prova e il risultato della risposta della prova può anche essere trasmesso. La tecnologia Boundary Scan è un metodo di accesso specifico. Il vantaggio del metodo di scansione seriale è che salva le porte lead-out. 3 accesso all'organizzazione di test funzionali, questo metodo è quello di accedere al modulo logico intorno al nucleo per generare o diffondere modelli di test. L'auto-test sul chip è uno di questi. L'accesso on-chip alle risorse di test viene utilizzato per testare core specifici. L'auto-test riduce la complessità del modulo di accesso periferico e solo una semplice interfaccia di test è richiesta. Questo metodo può essere utilizzato per la maggior parte dei test di memoria, e la logica di auto-test e il nucleo di memoria sono progettati insieme.

Per garantire che ogni nucleo sia corretto. Le prove cross-core dovrebbero essere effettuate anche attraverso i circuiti logici circostanti. Un test completo del chip a livello di sistema dovrebbe includere i test interni del core core. Così come test di circuiti logici definiti dall'utente. Il compito della progettazione di testabilità durante la progettazione del chip è quello di collegare il dispositivo di prova e il circuito a livello di sistema sotto prova in un meccanismo unificato attraverso il circuito di prova DFT. Il percorso di accesso di ogni nucleo può essere collegato all'estremità principale I/O del chip tramite il multiplexer, il percorso di accesso del test può essere collegato al bus del chip o i punti di prova che devono essere controllati e osservati possono essere collegati alla catena di scansione. Formare un insieme unificato che può essere controllato dal dispositivo di prova.

Sintesi fisica della SOC submicronica profonda

Il ritardo dipende dal layout fisico. Pertanto, il tradizionale metodo di progettazione top-down conosce il ritardo solo dopo aver completato il layout fisico. Se in questo momento vengono rilevati errori di temporizzazione, il fattore di ritardo principale è il ritardo di interconnessione dovuto al tempo profondo di sub-micron. Deve tornare al front-end, modificare il design front-end o re-layout, questo tipo di design ripetitivo dal posizionamento e routing alla ri-sintesi può dover essere eseguito molte volte per raggiungere l'obiettivo temporale. Man mano che la dimensione delle caratteristiche diminuisce, l'influenza delle linee di interconnessione diventa sempre maggiore. Il metodo di progettazione tradizionale di sintesi logica e posizionamento separato e routing è diventato incapace di soddisfare i requisiti di progettazione. La sintesi logica e il layout devono essere più strettamente collegati e i metodi di sintesi fisica sono utilizzati per consentire ai progettisti di considerare contemporaneamente sia problemi funzionali di alto livello, problemi strutturali e problemi di layout di basso livello. Il processo di sintesi fisica è suddiviso in tre fasi: pianificazione iniziale, pianificazione RTL e pianificazione a livello gate. Nella fase iniziale di pianificazione, completare prima il layout iniziale, posizionare il modulo RTL sul chip e completare il layout I/O e la pianificazione della linea elettrica. Secondo l'analisi della temporizzazione del circuito e l'analisi del grado di congestione del cablaggio, il progettista può ri-dividere il modulo del circuito. Attraverso il cablaggio di livello superiore, viene effettuato il cablaggio tra i moduli. Ed estrarre i parametri parassitari, generare un modello preciso di rete metallica, determinare i vincoli di temporizzazione di ogni modulo RTL e formare un vincolo completo.

Quindi eseguire il layout rapido per ottenere una descrizione più accurata del modulo RTL. E in base a questa descrizione, il layout dei cavi di livello superiore e le posizioni dei pin sono perfezionati. Infine, si ottengono il modello di carico di linea di ogni modulo RTL e i precisi vincoli completi di ogni modulo. La fase di pianificazione RTL consiste nel stimare più accuratamente l'area e la tempistica del modulo RTL. Sopravvivi rapidamente alla netlist a livello di gate attraverso lo stimatore RTL. Completa la netlist a livello gate e la pianificazione a livello gate consiste nell'ottimizzare in modo indipendente e completo ogni modulo a livello RTL. Infine, luogo e percorso. Sintetizza un albero dell'orologio per ogni modulo RTL e l'intero chip. Esegue anche analisi dei tempi e della congestione della linea e, se si riscontrano problemi, possono essere apportate modifiche locali. Poiché il processo di sintesi fisica è strettamente connesso con la sintesi logica front-end e la sintesi logica viene effettuata sulla base del posizionamento e del routing, il modello delay è accurato e le iterazioni progettuali sono minori.

5. Tecnologia di verifica del progetto

Più grande è la scala del circuito, più complesso è il sistema, più lungo sarà il tempo di verifica. Attualmente, ci sono strumenti CAD adatti a diversi campi di progettazione e oggetti di progettazione sul mercato. Tuttavia, se questi strumenti vengono utilizzati per verificare la progettazione del chip a livello di sistema, esso deve essere combinato. La verifica del progetto è una parte molto importante del lavoro di progettazione. E integrato nello stesso ambiente.

La maggior parte degli strumenti di simulazione sono derivati da SPICE, e la simulazione di circuiti analogici richiede modelli a livello di transistor. A causa della necessità di risolvere equazioni di circuito, più complesso è il circuito, più lungo è il tempo di simulazione. La struttura parallela è utilizzata per il calcolo numerico e il modello è utilizzato per la simulazione, che può aumentare notevolmente la velocità di simulazione e può simulare decine di migliaia di circuiti del dispositivo e persino core. Tuttavia, è ancora difficile simulare l'intero SOC con una scala di milioni di gate. D'altra parte, il ritardo profondo della rete della linea chip a livello di sistema submicron supera il ritardo del gate e la frequenza operativa è di centinaia di megabyte. Sono inoltre necessarie interferenze tra segnali e analisi dell'integrità del segnale. Può essere determinato dalla simulazione a livello di transistor. La simulazione del segnale digitale ha bisogno solo del modello logico, la velocità di simulazione è veloce e la scala è grande. Da questo punto di vista, dopo la progettazione fisica, vengono estratti i transistor e i parametri di cablaggio di ciascun modulo e viene eseguita prima la verifica a livello di modulo. Su questa base, simulazioni congiunte con simulatori che supportano più modelli diversi vengono utilizzate per risolvere problemi di verifica nella progettazione SOC.

Vengono utilizzati quasi tutti i microprocessori e software e hardware specializzati. L'hardware e il software sono strettamente correlati, ma prima che il sistema sia realizzato, è sul chip a livello di sistema. L'interazione tra software e hardware è solitamente difficile da rilevare con precisione alcuni errori di progettazione e non sarà evidente. Per risolvere questo problema, è necessario adottare una tecnologia di co-verifica hardware/software.

3. la tecnologia di elaborazione del silicio è un fattore chiave per il successo della progettazione del sistema monolitico

È anche necessario decidere quale tecnologia di elaborazione utilizzare. Le capacità di elaborazione logica digitale CMOS di vari produttori ASIC non sono molto diverse. Quando si progetta un chip a livello di sistema, oltre a scegliere strumenti di progettazione, librerie di celle e core. Ma per l'integrazione monolitica del sistema, Lei ha detto, altri moduli speciali devono essere aggiunti se necessario, che richiedono ulteriori passaggi di processo maschera. Ad esempio, SRA M ha bisogno di aggiungere due maschere, per la memoria flash, ha bisogno di aggiungere 5 maschere, per i circuiti analogici, ha bisogno di aggiungere almeno 2-3 maschere per condensatori metallo-metallo, condensatori policristallini-policristallini e Produzione di resistenze polisiliche. C'è una grande differenza per questi diversi produttori. Il progettista deve seguire i requisiti speciali del modulo e i requisiti di base IP per selezionare un produttore di elaborazione adatto, in modo che il processo possa soddisfare gli indicatori di base e i requisiti speciali del modulo. Se si prevede di realizzare un sistema monolitico a segnale misto, è necessario scegliere un produttore per affrontare l'isolamento tra le capacità di elaborazione dei moduli analogici e abbastanza digitale / analogico da soddisfare i requisiti di progettazione del sistema monolitico.