PCB Tecnico - Analisi dei casi di verifica dell'integrità del segnale

Le domande sull'integrità del segnale sono discusse con la maggior parte degli ingegneri di progettazione di circuiti stampati e parleranno all'infinito, dicendovi quanto sia complicato e pericoloso progettare circuiti stampati ad alta velocità. Vi diranno che quando l'orologio di sistema supera 50MHZ, l'interconnessione del segnale sulla scheda introdurrà ritardi del segnale nel percorso di temporizzazione, e questi ritardi del segnale limiteranno le prestazioni del design a livello di scheda. Descriveranno anche come gli effetti della linea di trasmissione introdurranno rapidamente gravi problemi di integrità del segnale come oscillazione del segnale, overshoot e undershoot e come questi problemi minacceranno la tolleranza al rumore del progetto e il principio di coerenza monotonica del progetto. Inoltre, l'aspetto del segnale crosstalk e della radiazione elettromagnetica danneggeranno gravemente il normale funzionamento del circuito stampato progettato.

La stessa domanda potrebbe avere risposte diverse. Se sei in contatto con gli ingegneri che stanno ancora lavorando sulla progettazione di circuiti stampati a bassa velocità, di solito alzano le spalle per mostrare impotenza. La strategia tradizionale di risposta passiva ai potenziali problemi di integrità del segnale nella progettazione di circuiti stampati a bassa velocità è quella di formulare vincoli di progettazione appropriati per la progettazione. Quando alcuni canali speciali del segnale hanno seri problemi di integrità del segnale come il crosstalk del segnale o l'interferenza elettromagnetica, di solito gli ingegneri di progettazione aggiungono sempre severi vincoli fisici a una certa parte del progetto o persino all'intero progetto stesso.

Anche se questo tipo di soluzione può ancora soddisfare le esigenze temporanee, i progettisti devono pagare un prezzo elevato per questo. Il design dei vincoli di solito aumenta il costo finale del prodotto e limita le prestazioni del prodotto. Ad esempio, i progettisti possono essere costretti ad aumentare lo strato della scheda di segnale perché non riescono a trovare una posizione adatta per realizzare una certa interconnessione di segnale. Tuttavia, nell'attuale forte concorrenza sul mercato, se il costo può essere ridotto al minimo e se può fornire prestazioni uniche del prodotto spesso significa il successo o il fallimento del prodotto.

Recentemente, un ingegnere di progettazione di un noto fornitore di apparecchiature di rete ha utilizzato il set di strumenti di analisi dell'integrità del segnale XTK sviluppato da Innova per eseguire l'analisi del segnale su un circuito stampato sul prodotto router sviluppato. I risultati dell'analisi sono scioccanti. Anche se il circuito funziona normalmente, le regole di progettazione molto severe portano all'implementazione del design del circuito che richiede 24 strati di circuito per evitare problemi di integrità del segnale. I risultati dell'analisi mostrano che il progetto è seriamente eccessivamente limitato. Infatti, il design del circuito stampato ha bisogno solo di 8 strati del circuito stampato da elaborare e realizzare e, allo stesso tempo, non interferirà con il problema di integrità del segnale. Il prodotto migliorato consente di risparmiare fino a due milioni di dollari nel solo costo di produzione del circuito stampato.

Molti progettisti ritengono che l'analisi dell'integrità del segnale non sia più solo un problema speciale nel campo della progettazione di sistemi ad alta velocità. La vera causa dei problemi di integrità del segnale è il tempo di aumento del segnale sempre più decrescente e il tempo di caduta del segnale piuttosto che l'aumento dell'orologio di sistema. Con l'avanzamento continuo della tecnologia del processo di produzione dei produttori di IC, il livello tecnico attuale ha raggiunto il processo di 0.25um o ancora più basso. Il continuo miglioramento della tecnologia di produzione dei componenti viene utilizzato per eliminare tecnologie obsolete e obsolete. Quando i componenti elettronici standard tradizionali sono fabbricati utilizzando la tecnologia avanzata, le dimensioni possono essere ridotte e, allo stesso tempo, la velocità di commutazione del dispositivo è diventata sempre più. Più veloce, quindi il tempo di salita e caduta del segnale diventano sempre più brevi.

Infatti, circa ogni tre anni, la dimensione del cancello transistor sarà ridotta di circa il 30%, e di conseguenza, la velocità di commutazione del transistor aumenterà di circa il 30%. La riduzione del tempo di salita e caduta del segnale porterà a una "crisi potenziale", che porterà alla fine a problemi ad alta velocità nella progettazione, che non è mai stato considerato un fattore che causa problemi ad alta velocità nel processo di progettazione tradizionale.

Perché si dice che transizioni più veloci del bordo del segnale (tempo di aumento del segnale più breve e tempo di caduta del segnale) piuttosto che l'aumento della frequenza di clock del sistema hanno portato gravi e significative sfide di progettazione agli ingegneri di progettazione di circuiti stampati? Questo perché quando la transizione del segnale è relativamente lenta (il tempo di salita e di caduta del segnale sono relativamente lunghi), il cablaggio nel PCB può essere modellato come un cavo ideale con una certa quantità di ritardo per garantire una precisione abbastanza elevata. Per l'analisi funzionale, tutti i ritardi in linea possono essere raggruppati all'uscita del driver e i terminali di ingresso di tutti i ricevitori collegati all'uscita del driver attraverso diversi segmenti in linea osserveranno lo stesso segnale contemporaneamente. Forma d'onda.

Il modello del parametro delay noded può analizzare accuratamente il comportamento del circuito senza analisi di simulazione speciale. La pratica dimostra che se il fattore di ritardo del parametro nodulato è considerato nella progettazione, la realizzazione fisica è molto vicina all'analisi teorica e alla simulazione.

Poiché il segnale cambia più velocemente (il tempo di aumento e di caduta del segnale vengono accorciati), ogni segmento di cablaggio sul circuito stampato viene trasformato da un cavo ideale a una linea di trasmissione complessa. In questo momento, il ritardo della connessione del segnale non può più essere modellato sull'estremità di uscita del driver in modo da un modello di parametro nodale. In questo momento, quando lo stesso segnale driver guida una connessione PCB complessa, i segnali ricevuti su ogni ricevitore che sono collegati elettricamente insieme sono diversi. Non solo il ritardo del segnale dell'intera connessione PCB deve essere diviso nei ritardi del segnale dei rispettivi segmenti di connessione PCB, ma anche l'influenza reciproca dei vari effetti della linea di trasmissione su ciascun segmento di connessione PCB deve essere attentamente considerata. A causa degli effetti ad alta velocità, è difficile per i progettisti prevedere i segnali su connessioni PCB complesse. Pertanto, l'analisi della linea di trasmissione è necessaria per determinare il ritardo effettivo del segnale all'ingresso di ciascun ricevitore.

È noto per esperienza pratica che una volta che la lunghezza della linea di trasmissione è superiore a 1/6 della lunghezza effettiva corrispondente al tempo di salita o caduta del conducente, apparirà l'efficacia della linea di trasmissione. Ad esempio, supponendo che il tempo di aumento dei componenti utilizzati nella progettazione sia 1ns e la velocità di trasmissione del segnale sulla linea di connessione PCB sia 2ns / ft, quindi finché la lunghezza della linea di connessione supera 1 pollice, appariranno effetti della linea di trasmissione, potrebbero comparire problemi potenzialmente ad alta velocità del circuito. Ovviamente, la lunghezza di tutti i fili sulla scheda è inferiore a 1 pollice. Ci sono pochi circuiti stampati. Sulla base di questa comprensione, è concepibile che i progettisti incontrano problemi ad alta velocità quando progettano con componenti con un tempo di aumento di 1ns.

Con il continuo aggiornamento della tecnologia di processo IC, i problemi di cui sopra stanno peggiorando e peggiorando.

Nella progettazione del sistema di oggi, i dispositivi con un tempo di salita di 1 ns sono rapidamente diventati un ricordo del passato. Gli ingegneri di progettazione di PC utilizzano processori ad alte prestazioni con un tempo di aumento di 0,5ns per ottenere un design di sistema complesso come una velocità di clock superiore a 400MHZ e una frequenza di funzionamento bus superiore a 100MHZ. Questi ingegneri di progettazione hanno già esperienza nella progettazione di circuiti ad alta velocità, quindi prenderanno in considerazione problemi speciali nella progettazione ad alta velocità. Tuttavia, i problemi di progettazione ad alta velocità sono diventati sempre più popolari. Finché i progettisti utilizzano una nuova generazione di dispositivi FPGA con tecnologia di processo 0.25um o altri componenti standard per progettare nuovi prodotti, questi problemi ad alta velocità saranno numerosi. Esistenza, se alcuni tipi di analisi ad alta velocità non vengono implementati, il sistema progettato è difficile da funzionare correttamente.

Le transizioni del segnale piuttosto che l'accelerazione continua della frequenza dell'orologio nella progettazione porterà a un ambiente di progettazione deteriorante: tolleranze di errore di progettazione sempre più piccole e eventuali differenze sottili nella progettazione possono portare a potenziali problemi. Non posso non menzionare un incidente avvenuto recentemente in un noto produttore americano di sistemi di visione automatica. Si tratta di un noto produttore di sistemi di visione automatica (sistemi di rilevamento delle immagini) negli Stati Uniti. Recentemente i loro ingegneri di progettazione di circuiti stampati hanno incontrato un fenomeno molto strano. Un prodotto che è stato progettato, fabbricato e immesso sul mercato con successo già sette anni fa è stato in grado di funzionare e funzionare in modo molto stabile e affidabile. Tuttavia, un prodotto che è stato rotolato fuori dalla linea di produzione di recente ha problemi e il prodotto non funziona correttamente.

Questo è un progetto di sistema 20MHz. Sembra che non ci sia bisogno di considerare problemi di progettazione ad alta velocità. Non vi è alcuna modifica di progettazione e i componenti utilizzati sono coerenti con i requisiti di progettazione originali. Il progettista si sente molto confuso: perché il sistema non funziona? Senza alcuna modifica del progetto, la produzione si basa sugli stessi componenti elettronici del progetto originale. L'unica differenza è che i componenti elettronici utilizzati hanno raggiunto la miniaturizzazione e più velocemente, il che è dovuto principalmente al continuo progresso della tecnologia di produzione IC di oggi. Quindi cosa ha causato il guasto del sistema?

I fatti hanno dimostrato che il guasto del sistema è dovuto ai problemi di integrità del segnale introdotti dalla nuova tecnologia di processo del dispositivo. Questi problemi non sono stati riscontrati dal progettista nel sistema originale verificato relativamente a bassa velocità e non devono essere presi in considerazione. I problemi di integrità del segnale possono essere espressi in modi diversi. I problemi di tempistica vengono sempre prima di tutto. L'accorciamento del tempo di salita e caduta del segnale causerà prima problemi di temporizzazione nel sistema progettato. In secondo luogo, l'oscillazione del segnale, l'overshoot del segnale e il sottoshoot causati dall'effetto della linea di trasmissione rappresenteranno tutti una grande minaccia alla tolleranza di errore e alla monotonia del sistema progettato. Nei sistemi lenti, i ritardi di interconnessione e le oscillazioni del segnale sono spesso ignorati dai progettisti, principalmente perché le oscillazioni del segnale causate dagli effetti della linea di trasmissione hanno abbastanza tempo per stabilizzarsi nei sistemi lenti. Tuttavia, con l'accelerazione continua dei salti del segnale e il miglioramento continuo della frequenza dell'orologio del sistema, il tempo per la trasmissione del segnale tra i dispositivi e la preparazione per il controllo dell'orologio è notevolmente abbreviato. La gravità del problema è improvvisamente aumentata e anche la probabilità di fallimento è aumentata rapidamente.

Alcuni problemi con i circuiti ad alta velocità non sono molto gravi, mentre altri sono catastrofici. Ad esempio, l'oscillazione del segnale causata dall'istituzione del riflesso avanti e indietro del segnale sulla linea di trasmissione può causare un falso attivazione del dispositivo (controllo dell'orologio multiplo). L'overshoot del segnale principalmente dovuto alla riflessione del segnale causerà errori di temporizzazione e potrebbe anche danneggiare i componenti. Dopo che il tempo di aumento del segnale scende sotto 1ns, il crosstalk tra i segnali diventa un problema molto importante. Il crosstalk di solito si verifica nei progetti di circuiti stampati ad alta densità. Allo stesso tempo, il segnale salta molto velocemente ed è molto facile accoppiarsi tra le linee per formare crosstalk. Quando il tempo di aumento del segnale è inferiore a 1ns, i componenti armonici ad alta frequenza nel segnale sono facilmente accoppiati alle linee di segnale adiacenti per formare crosstalk. Pertanto, se ci sono un gran numero di linee di segnale di interconnessione ad alta velocità nel circuito stampato, un tale sistema è incline a problemi a questo proposito. L'emergere di dispositivi ad alta velocità rende il tempo di aumento del segnale inferiore a 0,5ns, portando a più problemi nel sistema progettato: problemi di stabilità del sistema di alimentazione e problemi di interferenza elettromagnetica (EMI). Quando la frequenza delle modifiche simultanee dei dati sul bus dati è molto alta, la stabilità del sistema di alimentazione può verificarsi, che porta a grandi fluttuazioni e fluttuazioni nel piano di potenza. Grandi fluttuazioni e fluttuazioni nel piano di riferimento nel sistema influenzeranno il segnale nella progettazione. Questo tipo di progettazione del sistema richiede un'attenta pianificazione della progettazione del sistema elettrico e la selezione della strategia di disaccoppiamento più ragionevole del sistema elettrico. La stretta combinazione dei due è la chiave per garantire la stabilità del sistema di alimentazione. I segnali veloci sono anche più inclini alle radiazioni, quindi EMI sta diventando sempre più attenzione degli ingegneri di progettazione, ed è diventato un aspetto importante che deve essere considerato nei nuovi progetti. Soprattutto i prodotti elettronici di oggi devono affrontare molte normative del settore.

Sfortunatamente, nella progettazione di sistemi a bassa velocità, la potenziale crisi causata dal ridotto tempo di aumento del segnale è spesso trascurata dagli ingegneri di progettazione. Questo perché i progettisti non vogliono eseguire l'analisi dell'integrità del segnale, ma evitarlo il più possibile. Il vero pericolo è che molti circuiti stampati vengono inviati per l'elaborazione quando i problemi di integrità del segnale non sono ancora chiari. Allo stesso tempo, a causa dell'imprevedibilità del problema stesso di integrità del segnale, il problema di integrità del segnale potrebbe non manifestarsi nel processo di prova finale del circuito stampato elaborato e quando il prodotto viene inviato all'utente finale, il problema di integrità del segnale potrebbe apparire. Se il prodotto fallisce sul sito dell'utente, la diagnosi e la soluzione del problema diventeranno molto difficili. Il rischio reale risiede anche in maggiori costi di NRE (costi di ingegneria una tantum). Ogni produttore di progettazione del prodotto del circuito stampato condividerà tutte le spese NRE durante il ciclo di vita del prodotto. Dopo che il circuito stampato è stato progettato e prodotto, le iterazioni di progettazione causate da problemi imprevedibili di integrità del segnale ad alta velocità causeranno un rapido aumento del costo NRE.

C'è un assioma ben noto nel campo della progettazione e produzione elettronica del prodotto: il costo del lavoro ripetitivo aumenta esponenzialmente dalla fase di progettazione alla fase di produzione, e una volta che il prodotto è stato distribuito al sito dell'utente finale, il costo di questo lavoro ripetitivo diventerà più alto. Pertanto, qualsiasi disegno a livello di scheda che può funzionare normalmente durante il processo di progettazione e produzione, se c'è un problema con il prodotto dopo che è stato inviato al sito dell'utente, rispetto alle aspettative del motore di progettazione di trovare e risolvere il problema nel campo tradizionale della progettazione ad alta velocità, lo sviluppo del prodotto è in corso La struttura dei costi porterà maggiori rischi. Questi costi non solo includono enormi costi direttamente causati da una grande quantità di lavoro ripetitivo, ma riflettono anche l'insoddisfazione degli utenti e la perdita di fiducia. I problemi di cui sopra richiedono fortemente l'introduzione di una nuova fase nel ciclo di sviluppo di qualsiasi prodotto a livello di scheda per evitare che problemi di integrità del segnale entrino nel processo di produzione. Per molti anni, gli ingegneri di progettazione ASIC hanno formato una buona abitudine. Nell'ambito del contratto, l'ingegnere di progettazione ASIC deve firmare il "Sign-Off" del progetto con il produttore ASIC per garantire l'integrità delle informazioni di progettazione. Nel processo di sviluppo di chip personalizzati, il costo NRE investito può arrivare a centinaia di migliaia di dollari USA. I produttori di produzione e trasformazione di IC richiedono fortemente che ogni progetto di questo tipo debba superare il test del simulatore "golden version" per proteggere i propri input di costo e diritti e obblighi. Inoltre, l'aggiunta del passaggio di "accettazione della firma" protegge e limita efficacemente i progettisti e i produttori di lavorazione. Non solo richiede ai produttori di elaborazione IC di produrre prodotti di dispositivi qualificati e di alta qualità per i loro clienti, ma richiede anche agli ingegneri di progettazione IC di progettare. Per i produttori di progettazione e elaborazione di circuiti stampati, il Sign-Off della progettazione di circuiti ad alta velocità (verifica dell'integrità del segnale prima che il circuito stampato venga inviato per l'elaborazione) è di pari importanza. Come passo nel processo di progettazione convenzionale, gli strumenti di test di verifica dell'integrità del segnale ad alta velocità vengono utilizzati per l'analisi e la verifica per ogni progetto a livello di scheda (indipendentemente dalla velocità di clock nella progettazione). L'ingegnere di progettazione deve assicurarsi che i problemi di integrità del segnale nella progettazione siano stati risolti prima di inviare la progettazione al processo di produzione. Pertanto, i progettisti sono sicuri che i prodotti che progettano abbiano una migliore garanzia di qualità. Dopo che il prodotto progettato è stato spedito al sito dell'utente finale, non si verificheranno più problemi imprevedibili di integrità del segnale. In futuro, gli ingegneri di progettazione non devono più preoccuparsi se hanno aggiunto vincoli di progettazione appropriati per risolvere i problemi di integrità del segnale nella progettazione a livello di scheda, o se hanno fatto ogni sforzo per concentrarsi sulla risoluzione dei problemi chiave della linea del segnale ad alta velocità durante il processo di progettazione. La verifica di sign-off dell'integrità del segnale dopo il layout del circuito può eliminare questo rischio e preoccupazioni dei motori.

Quale tipo di simulatore può fornire la soluzione migliore per l'analisi dell'integrità del segnale e la verifica del Sign-Off? Un simulatore ideale può analizzare l'intera scheda o un sistema composto da più circuiti contemporaneamente, invece di analizzare solo singole linee di segnale sul circuito stampato. La velocità è anche un fattore molto critico ed è molto importante completare un'analisi accurata dell'integrità del segnale entro un intervallo di tempo ragionevole. Questi motori di analisi dell'integrità del segnale basati su SPICE hanno una precisione di analisi sufficiente, ma la determinazione dell'analisi richiede molto tempo e l'analisi viene eseguita più lentamente, quindi questo tipo di strumento non è pratico.

Il simulatore "gold version" deve anche essere in grado di fornire un modello interno accurato della linea di trasmissione. Con la riduzione del tempo di aumento del segnale e del tempo di caduta, il modello ideale della linea di trasmissione senza perdita utilizzato da molti motori di analisi dell'integrità del segnale non può più soddisfare i requisiti di precisione dell'analisi. In questo momento, la linea di trasmissione dovrebbe essere modellata come un modello reale di linea di trasmissione lossy. Allo stesso tempo, al fine di facilitare la soluzione del problema di integrità del segnale, dovrebbe essere fornito un rapporto di analisi ampio e dettagliato, e può essere conveniente e dettagliato per indicare componenti specifici o linee di interconnessione specifiche. Violazione dell'integrità del segnale. Infine, tale strumento dovrebbe anche avere una potente funzione di analisi "What-If" per aiutare i progettisti a identificare una topologia di sistema più appropriata, lo schema di corrispondenza dei terminali di connessione e la selezione driver/ricevitore.

Inoltre, tali strumenti devono avere capacità sufficienti per risolvere problemi complessi come l'analisi e la progettazione del piano di potenza e la radiazione elettromagnetica, e possono rivelare la relazione tra i due e trovare la soluzione più appropriata attraverso il compromesso. Ultimo ma non meno importante, questo tipo di strumento deve supportare i modelli più avanzati, perché i risultati dell'analisi finale dipendono in ultima analisi dai modelli utilizzati nell'analisi.

Idealmente, i progettisti sperano di adottare strategie appropriate per ridurre al minimo i problemi ad alta velocità durante l'implementazione del posizionamento e del routing. L'implementazione della metodologia di progettazione ad alta velocità migliorerà indubbiamente notevolmente il rapporto costo-efficacia della progettazione dei prodotti: l'analisi dell'integrità del segnale viene implementata nella fase di pianificazione prima del posizionamento e del routing nel ciclo di sviluppo del prodotto. La nuova generazione di tecnologia EDA utilizza metodi di posizionamento e routing basati su vincoli per ridurre le costose iterazioni di progettazione. Ad esempio, lo strumento ePlanner di Innova consente ai progettisti di pensare al prototipo della topologia PCB prima di passare il progetto al successivo processo di layout e routing. Ad esempio, lo strumento ePlanner fornisce un ambiente grafico di progettazione dello spazio di rilevamento e pianificazione dell'interconnessione e progettazione. In questo ambiente, i progettisti possono implementare l'analisi "What-If" per esplorare strategie di segnale ad alta velocità e stabilire un router per i router a valle. Norme di progettazione ragionevoli basate su conclusioni di analisi.

Da una prospettiva a lungo termine, la soluzione migliore per la progettazione ad alta velocità in futuro è eseguire l'analisi dell'integrità del segnale il più presto possibile nel ciclo di progettazione e integrare strettamente l'analisi dell'integrità del segnale con il layout. Tuttavia, per quanto riguarda la situazione attuale, il requisito minimo è che il Sign-Off di progettazione ad alta velocità (verifica dell'integrità del segnale e test prima che il circuito venga inviato per la produzione) debba diventare uno standard in ogni processo di progettazione del circuito stampato. passo.