PCB Tecnico - Progettazione PCB ad alta velocità basata sull'analisi dell'integrità del segnale

introduzione

L'integrità del segnale si riferisce alla qualità del segnale nel sistema di circuito. Se il segnale può essere trasmesso dalla sorgente all'estremità ricevente senza distorsioni entro il tempo richiesto, si dice che il segnale sia completo. Con il rapido sviluppo della tecnologia a semiconduttore e il miglioramento della velocità di uscita dell'interruttore IC, i problemi di integrità del segnale (tra cui overshoot e undershoot del segnale, squillo, riflessione, crosstalk, rimbalzo al suolo, ecc.) sono diventati uno dei problemi a cui deve essere prestata attenzione nella progettazione PCB ad alta velocità. Di solito, la frequenza del circuito logico digitale raggiunge o supera 50 MHz e il circuito che funziona su questa frequenza occupa più di 1/3 dell'intero sistema, può chiamarlo circuito ad alta velocità. Infatti, rispetto alla frequenza del segnale stesso, la frequenza armonica del bordo del segnale è più alta e i rapidi cambiamenti (bordi in salita e in caduta) del segnale causano effetti inaspettati della trasmissione del segnale. Questa è anche la fonte di problemi di integrità del segnale. Pertanto, come considerare pienamente i fattori di integrità del segnale nel processo di progettazione PCB ad alta velocità e adottare misure di controllo efficaci per migliorare la qualità della progettazione del circuito è un problema che deve essere considerato.

Con l'aiuto del potente software di simulazione Cadence SPEECTRAQuest, utilizzare il modello IBIS per eseguire analisi di simulazione di integrità del segnale sui segnali ad alta velocità è un metodo di analisi efficiente e fattibile che può trovare problemi di integrità del segnale ed eseguire problemi relativi all'integrità del segnale sulla base dei risultati della simulazione in modo da raggiungere l'obiettivo di migliorare la qualità del progetto e abbreviare il ciclo di progettazione.

1 Esempio di progettazione dell'applicazione

La funzione dell'unità di controllo progettata in questo articolo nell'intero sistema è quella di trasmettere il segnale codificato ricevuto dal dispositivo ricevente a terra al centro di elaborazione dati della stazione centrale. Il processo di lavoro specifico consiste prima di memorizzare i dati del computer host, quindi attraverso il test e il calcolo del tasso di errore bit, selezionare un percorso con il tasso di errore bit più basso come percorso di trasmissione dati e infine trasmettere i dati del computer host memorizzati al centro di elaborazione dati della stazione principale attraverso questo percorso To elaborare. Dopo una valutazione approfondita, il Cyclone II-2C8 di Altera è stato selezionato come chip principale, così come SDRAM espanso esternamente, Flash, vari circuiti di ingresso/uscita e chip di interfaccia MAX232, ecc., e combinato con il kit di sviluppo del processore soft-core Nios II per ottenere. La struttura dell'unità di controllo è mostrata nella figura 1.

La frequenza di clock di CycloneII-2C8 è fino a 150 MHz o più. Poiché l'area di archiviazione dati all'interno di FPGA è relativamente piccola, SDRAM viene utilizzata per espandere lo spazio di archiviazione dati esterno. SDRAM adotta HY57V651610/SO di Hy-nix Company, la frequenza dell'orologio raggiunge oltre 75 MHz. Pertanto, è necessario considerare i problemi di integrità del segnale causati dalla frequenza del segnale eccessivamente alta. Ho scelto il potente software di progettazione Cad-ence, che integra progettazione schematica, layout PCB e analisi di simulazione ad alta velocità. Può risolvere i problemi relativi alle prestazioni elettriche in tutti gli aspetti della progettazione e migliorare notevolmente la progettazione. Tasso di successo.

2 Topologia e simulazione del segnale chiave

Le parti di frequenza più elevate in questo sistema sono FPGA e SDRAM. La frequenza di clock di FPGA può raggiungere più di 150 MHz e la frequenza di clock di SDRAM può raggiungere più di 75 MHz. Poiché l'alta frequenza interna di FPGA non ha alcun effetto su altri dispositivi e la connessione tra FPGA e SDRAM è senza soluzione di continuità, l'integrità del segnale influenza direttamente se FPGA può leggere e scrivere SDRAM correttamente. Nella progettazione PCB, viene utilizzato lo strumento di simulazione ad alta velocità SPECTRAQuest of Cadence software e il modello IBIS del dispositivo viene utilizzato per analizzare l'integrità del segnale e la struttura di corrispondenza dell'impedenza e topologia sono ottimizzati per garantire il normale funzionamento del sistema. Questo articolo fornisce solo una spiegazione dettagliata della riflessione del segnale e del crosstalk, e altre simulazioni sono simili.

2.1 Riflessione

L'estremità trasmittente è 44 pin di HY57V561620, l'estremità ricevente è 60 pin di Cyclone II e l'eccitazione è un'onda quadrata 66 MHz. La figura 2 mostra la struttura topologica e la figura 3 mostra la forma d'onda simulata.

Si può vedere dalla forma d'onda di simulazione che la distorsione della forma d'onda è causata dalla riflessione del segnale e viene prodotto l'ovvio fenomeno dell'anello. L'esistenza del fenomeno di squillo fa sì che il segnale attraversi più volte la soglia logica di livello, il che porta al disordine della funzione logica. Un modo efficace per ridurre il rumore di squillo è quello di collegare una piccola resistenza in serie con il circuito, che fornisce lo smorzamento per il circuito, può ridurre significativamente l'ampiezza di squillo e accorciare il tempo di oscillazione di squillo, mentre difficilmente influisce sulla velocità del circuito. Nell'uso ingegneristico, la resistenza è di solito 33 Ω. La figura 4 e la figura 5 mostrano la struttura topologica e le forme d'onda simulate dopo la resistenza di serie.

Il fenomeno dell'anello dopo la resistenza di serie è stato ben risolto. In realtà, questa soluzione è chiamata corrispondenza di impedenza. L'impedenza occupa una posizione estremamente importante nel problema dell'integrità del segnale.

2.2 Conversazione incrociata

Estrarre SD_DQlO (collegare 59 pin di Cyclone II e 45 pin di HY57V561620), SD_DQll (collegare 58 pin di Cyclone II e 47 pin di HY57V561620), SD_DQ-l2 (collegare 57 pin di Cyclone II e 48 pin di HY57V561620) queste tre reti per fare simulazione crosstalk tra di loro. Tra questi, SD_DQll come rete attaccata, SD_DQlO e SD_D-Ql2 come rete attaccante. La loro topologia e le forme d'onda di simulazione sono mostrate in Figura 6 e Figura 7 (la lunghezza di accoppiamento parallelo della linea di trasmissione è L=1000 mil, e il passo P=5 mil).

La forma d'onda di simulazione è mostrata nella Figura 8. Si può vedere dalla Figura 7 che il crosstalk ha un grande impatto sulla rete attaccata. Il valore crosstalk Crosstalk=657,95 mV è correlato alla lunghezza di accoppiamento parallelo L e alla spaziatura P della linea di trasmissione. Più breve è la lunghezza dell'accoppiamento, maggiore è la distanza. Piu' piccola e' la conversazione incrociata. I risultati della simulazione sono elencati nella tabella 1.

Pertanto, quando si realizza il PCB, la lunghezza parallela tra le linee di segnale di proprietà diverse dovrebbe essere ridotta il più possibile quando consentito, la distanza tra di esse dovrebbe essere ampliata e la larghezza e l'altezza della linea di alcune linee dovrebbero essere modificate. Naturalmente, ci sono molti fattori che influenzano il crosstalk, come la direzione del flusso corrente e il tempo di aumento della frequenza del segnale sorgente di interferenza, che dovrebbero essere considerati in modo completo.

Osservazioni conclusive

In questo design PCB ad alta velocità dell'unità di controllo, il potente software Cadence è stato utilizzato per ottenere buoni risultati dalla produzione di diagrammi schematici, layout PCB all'analisi di simulazione ad alta velocità. Secondo la topologia ragionevole e il layout ottenuti dall'analisi di simulazione SPEECTRAQuest, il circuito stampato può funzionare normalmente. Questo metodo di progettazione riduce notevolmente i tempi di debug hardware, migliora l'efficienza del lavoro e risparmia i costi di progettazione.